Интегро-дифференциальный вычислитель

Союз СоветскихСоцмапмстмческмхРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23)Приоритет(51)М. Кл,юЯ 06 Р 7/64 ооудоретеенныН комитет СССР ао делон нзобретеннй и открытийДата опубликования описания 30.08.82 Г,Л, Баранов и В.Л. Баранов(72) Авторы изобретения Институт электродинамики АН Украинской ССР.и Ордена Ленина институт кибернетики АН Украинской ССР:(54) ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ 1Изобретение относится к автоматике и вычислительной технике и может быть использовано для моделирования и управления динамическими объектами в различных отраслях промышленности.5Известны . цифровые интегро-дифференциальные устройства типа цифровых диф ференпиальных анализаторов, которые содержат рчд цифровых интеграторов, ком,мутируемых между собой согласно задан:- о ному интегро-дифференциальному преобразованию 11 .Недостатками таких интегро-дифференциальных устройств является низкое быстродействие и сложность реализации.Наиболее близок к предлагаемому интегро-дифференциальный вычислитель, содержащий первый, второй, третий и чет. вертый регистры сдвига, сумматор, два блока формирования дополнительного кода, 20 блок знака, первый, второй, третий и чет- вертый коммутаторы, триггер, элемент задержки, ава элемента И и блок синхронизации, первый выход которого соединен с первым входом блока знака, второйи третий входы - с первой входной шинойинтегрс дифференциального вычислителяи выходом сумматора соответственно,вход и выход первого регистра сдвигасоединен соответственно с выходом сумматора и входом элемента задержки, первый и второй входы сумматора соединенысоответственно с выходом первого коммутатора и выходом первого блока формирования дополнительного кода, первыйи .второй входы которого подключены ссоответственно к выходу первого элемента И и первому выходу блока знака, первый вход первого коммутатора соединенс выходом второго коммутатора, первыйи второй входы которого соединены соответственно с выходом первого регистрасдвига и выходом элемента задержки, второй блок формирования дополнительногокода соединен первым входом с выходомэлемента зааержки и вторым входомсо вторым выходом блока знака, выходтретьего коммутатора соединен с первым,051 20 20 19 955 интегро-дифференциальном вычислителе на шестнадцати разрядах предлагаемое устройство выполняет численное решение дифференциального уравнения до 16-го порядка с постоянными коэффйциентамии з или выполняет требуемое интегро-дифференциальное преобразование, которое можно представить в виде шестнадцати последовательно соединенных заданных звеньев первого порядка, Прототип 10 выполняет функции только одного звена первого порядка. Реализация интегро- . дифференциального преобразования, например, 16-го порядка требует соответственно шестнадцати последовательно соедиз ненных интегро-дифференциальных вычислителей первого порядка, выполненных по схеме прототипа. формула изобретения Интегро-дифференциальный вычислитель, содержащий первый регистр сдвига, вход которого соединен с выходом сумма- д тора и первым входом блока формирова-ния знака, второй вход которого соединен со входом знака выходной информации вычислителя, третий вход - .с первым выходом блока синхронизации, первый выход блока формирования знака соединен с первым входом первого формирователя дополнительного кода, а второй выход является выходом знака вычислителя и соединен с первым входом второго формироЭ 5 вателя дополнительного кода, второй вход которого подключен к первому входу первого коммутатора и выходу элемента задержки, вход которого(соединен с выходом первого регистра сдвига и вторым входом первого коммутатора, выход которого подключен к первому входу второго коммутатора, выход которого подключен к первому входу сумматора, второй вход которого соединен с выходом первого формирователя дополнительного кода, второй вход которого подключен к выходу первого элемента И,первый вход которого соединен с выходом триггера, первый вход которого подключен к выходу второго элемента И, первый вход которого соединен с вторым выходом блока синхронизации, третий выход которого подключен к второму входу триггера, а второй вход второго элемента И соединен с выходом третьего коммутатора и входом второго регистра сдвига, третий регистр сдвига и четвертый коммутатор, первый вход которого соединен со входом абсолютной величины вычислителя, а выход - со входом четвертого регистра сдвига, о т л ич а ю щ и й с я тем, что, с целью сокрашения оборудования, вычислитель содержит пятый, шестоК седьмой и восьмойрегистры сдвига и пятый, шестой, седьмойвосьмой, девятый, десятый, одиннадцатыйи двенадцатый коммутаторы, причем первый вход пятого коммутатора соединенс выходом второго формирователя дополнительного кода и с первым входом шестого коммутатора, второй, вход - с четвертым выходом блока синхронизации, с вторым входом второго коммутатора, и с первым входом седьмого коммутатора, третийвход - с выходом :пятого регистра сдвига, являющимся выходом преобразованиявычислителя, первым входом восьмого коммутатора и первым входом девятого коммутатора, а выход - с первым входом де.сятого коммутатора, второй вход которогоподключен к пятому выходу блока синхронизации и второму входу девятого коммутатора, третий вход. которого соединен стретьим входом десятого коммутатораи выходом шестого регистра сдвига,вход которого подключен к выходу десятого коммутатора, выход девятого коммутатора соединен с входом пятого регистра сдвига, шестой выход блока синхрони-зации подключен к первому входу одиннадцатого коммутатора и первому входудвенадцатого коммутатора, второй входкоторого соединен с вторым входом одиннадцатого коммутатора и выходом седьмого регистра сдвига, вход которого подключен к второму входу первого элемента И и выходу одиннадцатого коммутатора, третий вход которого соединен стретьим входом двенадцатого коммутатора и выходом восьмого регистра сдвига,вход которого подключен к выходу двенадцатого коммутатора, седьмой выход блока синхронизации соединен с третьимвходом первого коммутатора, восьмой выход блока синхронизации соединен с первым входом третьего коммутатора, второй вход которого подключен к выходутретьего регистра сдвига, вход которогосоединен с выходом седьмого коммутатора, второй вход которого подключенк выходу второго регистра сдвига, атретий вход - к выходу шестого коммутатора, второй вход которого соединен совходом абсолютной величины вычислителя, а третий вход с девятым выходомблока синхронизации и вторыми входамичетвертого и восьмого коммутаторов,третьи входы которых подключены к вы21коду четвертогс регистра сдвига, выходвосьмого коммутатора соединен стретьща вкодом третьего коммутатора. Источники информации,принятые во внимание при експертиэе98805121. Неслуковский К.О. Бифровые дифференцюлъные авапиэаторы, М., фМашиностреение", 1968,2. Авторское свидетельство СОСРпо заявке М 2715995 Л 8-24,ют. (х 06 Г 7/64, 22.01.79 (против)Редактор Л ор М. Шароши 3 Тираж 731 Подп ИПИ Государственного комитета СССР о делам изобретений и,открытий 035, Москва, Ж, Раушская на 6,Заказ 643 ис а. 4. Проектна илиал ППП "Патент", г. УжгЭ 9550входом второго элемента И и входом второго регистра сдвига, выход которогосоединен. с первым .входом четвертого коммутатора, выход и вход третьего.регистра сдвига соединен соответственно с пер- увым входом третьего коммутатора и вы- .ходом четвертого коммутатора соответственно, прямой выход и первый вход триггера соединены соответственно с-пер 1вым входом первого элемента И,и выхо 10дом второго элемента И, блок сигнализа ции соединен вторым выходом и третьимвходом второго коммутатора, третьим вылходом - со вторым вхоаом третьего ком- .мутатора, четвертым выходом - .со вторы 1 Зми входами первого и четвертого коммутаторов, пятым выходом - со вторым входом второго элемента И и шестым выхо-.дом - со вторым входом триггера 2,Недостаток известного устрбйстваувеличение ацпаратурных затрат при численном .интегро-пифференциальном преобразовании высокого порядка.Цель изобретения - сокращение оборудования,23Поставленная цель достигается тем,что в интегро-дифференциальный вычислитель, содержащий первый регистр сдвига,вход, которого соединен с выходом сумматора и первым входом блока формирова-З 0ния знака, второй вход которого соединенсо входом знака входной информации вычислителятретий вход - с первым входомблока синхронизации, первый выход блокаформирования знака соединен с первымвходом первого формирователя дополнительного кода, а второй выход являетсявыходсм.знака вычислителя и соединен спервым входом второго формирователя дополнительного кода, второй вход которого40 .подключен к первому входу первого коммутатора и выходу элемента задержки,вход которого соединен с выходом первого регистра сдвига и вторым входом первого.коммутатора, выход которого подключен к первому входу второго камму татора, выход которого подключен к первому входу сумматора, второй вход .которого соединен с выходом первого фор-;, мирователя дополнительного кода, второй вход которого подключен к выходу первого элемента И, первый вход"которрого соединен с выходом триггера, первый вход которого подключен к выходу второго элемента И, первый вход которого соединен со вторым выходом бпока фф синхронизации, третий выход которого поа ключен ко второму входу триггера, а второй вход второго элемента И соединен с выходом третьего коммутаторе н входом второго регистра сдвига, третий регистр сдвига и четвертый коммутатор, первый вход которого соединен со входом абсолютной величины вычислителя,.авыходсо входом четвертого регистра сдвига, введены пятый, шестой, седьмой и вось-мой регистры сдвига и пятый, шестой, седьмой, .восьмой, девятый, десятый, одиннадцатый и двенадцатый коммутаторы, причем йервый вход пятого коммутатора соедИнен с выходом второго формирователя дополнительного кода и. первым вхо.4аом шестого, коммутатора, второй вход - . с четвертым выходом блока синхронизации, вторым входом второго коммутатора и первым входом седьмого коммутатора, третий вход - с выходом пятого регистра сдвига, являющимся выходом йреобразования вычислителя, первым входом вось мого коммутатора и первым входом девягтого коммутатора, а выход - с первым входом десятого коммутатора, второйвход которого подключен к пятому,выходу блока синхронизации и второму входу девятого коммутатора, третий вход которого соединен с третьим входом десятого коммутатора, и выходом шестого ре; гистра сдвига, входкоторого подключен к выходу десятого коммутатора, выход " девятого коммутатора соединен со входом пятого регистра сдвига, шестой выход блока синхронизации подключен к первому входуодиннадцатого коммутатора и первому входу, двенадцатого коммутатора, второй вход которого соединен со втс рым входом одиннадцатого коммутатора и выходом .седьмого .регистра сдвига, вход которого подключен ко второму вход ду первого элемента И и выходу одиннадцатого коммутатора, третий вход которого соединен с третьим входом двенадцатого коммутатора и выходом восьмого регистра сдвига, вход которого подключен к выходу двенадцатого коммутатора, седьмой выход блока синхронюации соединен с третьим входом первого коммутатора, во"ьмой выход блока синхронизации соединен с первым входом третье го коммутатора, второй вход которого подключен.к выходу третьего регистра сдвига, вход которого соединен с выходом седьмого коммутатора, второй вход кото рого подключен к выходу второго регистра сдвига, а тетретий вхоа - к выходу шестого коммутатора, второй вход которого соединен со входом абсолютной величины вычислителя, а третий вход- с девяЪтым ывыхоаом блока синхронизации и вторыми входами четвертого и восьмого коммутаторов, третьи входы которых подключены к выходу четвертого регистра сдвига, выход восьмого коммутатора соединен с третьим входом третьего коммутатора, 5На фиг. 1 изображена структурная схе ма интегро-дифференциального вычислителя; на фиг. 2 - структурные схемы блока формирования знака и блока управления,Интегро-дифференциальный вычислитель 10 содержит восемь регистров 1-8 сдвига, сумматор 9, два блока 10 и 11 формирования дополнительного кода, блок 12 формирования знака, блок 1 3 синхронизации, триггер 14, элемент 15 задержки, два 15 элемента И 16 и 17, двенадцать коммутаторов 18 - 29 и две входные шины 30 и 31.Выход регистра 1 сдвига соединен со входом элемента 15 задержки и первым 20 входом коммутатора 19, выход и второй вход которого соединены соответственно с первым входом коммутатора 1 8 и выходом элемента 1 5 задержки.Выход регистра 2 сдвига соединен 25 с первым входом. коммутатора 21, выход которого соединен со входом регист ра 3 сдвига. Вход регистра 2 сдвига соединен с первым входом элемента И 17. и выходом коммутатора 20, первый вход 50 которого подключен к выходу регистра 3 сдвига.Вход регистра 4 сдвиг подключен к выходу коммутатора 29, первый и второй входы которого соединены соответ 35 ственно с выходами регистров 8 и 4 сдвига. Выход регистра 5 сдвига соединен со входом регистра 6 сдвига, Вход регистра 7 сдвига подключен к выходу коммутатора 24, первый и второй входы кото- рого соединены соответственно со входной шиной 31 и выходом регистра 7 сдвига.45Вход регистра 8 сдвига подключен к выходу коммутатора 28, первый и второй входы которого соединены соответственно с выходами регистров 8 и 4 сдвига.50Вход регистра 1 сдвига подключен к выходу сумматора 9, первый и второй входь которого соединены соответственно с выходом коммутатора 1 8 и выходом блока 10 формирования дополнительного кода, первый и второй входы которого подключены соответственно к выходу элемента И 16 и первому выходу блока 12 формирования знака, первый вход которого соединен с первым выходом блока 13синхронизации,Первый и второй входы блока 11 формирования дополнительного кода соединенысоответственно с выходом элемента 15задержки и вторым выходом блока 12формирования знака, второй и третий входы которого подключены соответственноко входной шине 30 и выходу сумматора 9.Выход блока 11 формирования дополнительного кода соединен с первыми входами коммутаторов 22 и 23.Блок 1 3 синхронизации соединен эторым выходом с третьими входом коммутатора 19, третьим выходом - со вто- .рым входом коммутатора 20, четвертымвыходом - со вторыми входами коммутаторов 18, 21 и 23, пятым выходомсо вторым входом элемента И 17, выход которого подключен к первому входутриггера 14.Второй вход и прямой выход триггера14 соединены соответственно с шестымвыходом блока 1 3 синхронизации и первым входом элемента И 1 6, второй входкоторого подключен к выходу коммутатора 29,Выход коммутатора 23 подключен кпервому входу коммутатора 25, выход ивторой вход которого соединены соответственно со входом и выходом регистра5 сдвига. Выход регистра 6 сдвига подключен к третьему входу коммутатора 23,второму входу коммутатора 26 и первому входукоммутатора 27, выход и второй вход которого соединены соответственно с третьим входом коммутатора 20и выходом регистра 7 сдвига.Третий вход коммутатора 21 поаипочен к выходу коммутатора 22:, второйвход которого соединен со входной шиной 31.Седьмой выход блока 13 синхронизации подключен к третьим входам коммутаторов 22, 24 и 27. Восьмой выходблока 13 синхронизации соединен с третьими входами коммутаторов 25 и 26, Девяътый выход блока 13 синхронизации соединен с третьими входами коммутатора28 и 29.Блок 12 формирования знака (фиг. 2)содержит три регистра 32-34 сдвига,три коммутатора 35-37, распределитель38 импульсов, элемент 39 неравнозначности, входные шины 30 и 40 и выходные шины 41 и 42.Блок 1 3 синхронизации содержит генератор 43 тактовых сигналов, делитель 44выходная величина предыдущего звена;т, е. Интегро-дифференциальный вычислитель оперирует с двоичными переменными, для которых соотношение (2) прини 1 Омает вид%(Р), входящих в интегродифференциальное преобразование), равное количеству разрядов представления двоичных25переменных.Интегро-дифференциальный вычислительработает циклическим образом, выполняяпоследовательно интегро-дифференциальноепреобразование над двоичным кодом входного сигнала согласно выражению (4),В конце (1 -1 )-го шага вычислений врегистре 1 сдвига на (-1)-ый разряд додополняется элементом 15 задержки доП разрядов, содержится П -разрядныйдвоичный код выходной, величины 1,35вычисленной на ( -1).-ом шаге, В регистре 8 сдвига емкостью в 3 (П -1)слов, каждое иэ которых содержит Пдвоичных разрядов, записаны поспедовательно двоичные коды коэффициентов А,4 ОВи Г (где Р =1, 2, , (П -1)обозначает порядковый номер звена интегро-дифференциального яреобразования, Врегистре 4 сдвига емкостью в три раслова по П разрядов каждое записаны45двоичные коды коэффициентов А, Вп иС П последнего по порядку-го звена.интегро-дифференциального преобразования.В регистре 5 сдвига емкостью в(П -1) слово по П разрядов каждое содержат:я двоичные коды абсолютныхзначений выходных величин звеньев интет.ро-дифференциального преобразования спервого по ( П -1)-ый вычисленные на 55предыдущем (1 -1)-ом шаге вычислений,В регистре 6 сдвига емкостью в одно слово на П разрядов содержится выходная величина последнего П -го звена интегро-дифференциального преобразования,Регистр сдвига на (П -1)-ый разряди регистр 3 сдвига на 2 П . разрядовобеспечивает в процессе вычислений хранение двоичных кодов Х р, (, Х.В регистре 7 сдвига на и разрядовхранится абсолютное значение входнойвеличины Х,интегро-дифференциального вычислит.еля от предыдущего шагавычислений, знак которой хранится вблоке 12 формирования знака.Каждый шаг вычислений начинаетсяв момент генерации на седьмом выходеблока 13 синхронизации управляющегосигнала длительностью в П.тактов, который переключает коммутаторы 22, 24 и27, Одновременно на третьем выходеблока 13 синхронизации вырабатываетсяуправляющий сигнал длительностью 2 итактов, действующий на коммутатор 20,а на четвертом выходе блока 13 синхронизации вырабатывается уцравляющийсигнал длительностью П тактов, действующий на коммутаторы 1 Ь, 21 и 23.На девятом выходе блока 13 синхронизации в это время формируется управлявший сигнал длительностью в 3 П тактов,который переключает коммутаторы 28и 29,Входная шина 31 подключается коммутаторами 21 и 22 ко входу регистра 3сдвига и коммутатором 24 - ко входурегистра 7 сдвига, выход которого подключается коммутаторами 20 и 27 ковходу регистра 2 сдвига. Двоичный кодабсолютной величины входного сигналана 1 -ом шаге вычиспецнй, поступающийпоследовательно во времени, начиная смладших разрядов, по входной шине 31,записывается за П тактов в регистр 3.сдвига, емкость которого составляет 2 Празрядов. Одновременно с этим двоичныйкод абсолютной величины входного сигнала на предыдущем (1 -1)-ом шаге вычислений, который хранился в регистре 7сдвига, переписывается с выхода регистра7 сдвига через коммутаторы 27 и 20в регистр 2 сдвига, имеющий емкость в(и -1) разряд. По мере освобождениястарших разрядов регистра 7 сдвига вних записывается через коммутатор 24двоичный код входного сигнала на-омшаге, действующий на входной шине 31.Сигнал знака входного сигнала, поступающий по входной шине 30, записывается в блок 12 формирования знака.Коммутатор 18 разрывает на й тактов цепь циркуляции двоичного кода рь 11 9580гистра 1 сдвига через сумматор 9. Коммутаторы 23 и 25 подключают выходблока 11 формирования дополнительногокода ко входу регистра 5 сдвига, выходкоторого подключается коммутатором 26, 5ко входу регистра 6 сдвига .емкостьюв й, разрядов,Прямой или дополнительный код выходной величины интегро-дифференциального вычислителя на (-1)-ом шаге 10сдвигается с выхода регистра 1 черезэлемент 15 задержки, блок 11 формирования дополнительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, свыхода которого в это время сдвигается 15двоичный код абсолютного значения выходной величины первого звена интегроаифференциального преобразования на(1 -1)-ом шаге вычислений, Блок 11формирования дополнительного кода по 20сигналам второго выхода блока 12 формирования знака преобразует дополнительный код регистра 1 сдвига в прямой код,Таким образом, в регистр 5 сдвига записывается прямой код авсолютного значения выходной величины интегро-дифференциального вычислителя,Если с выхода регистра 7 сдвигаетсяв младшем разряде входной величины на(1 -1)-ом шаге единичный сигнал, который через коммутаторы 20 и 27 поступает на первый вход элемента И 17, тосигнал пятого выхода блока 13 синхронизации поступает через элемент И 17на первый вход триггера 14. который35переходит иэ нулевого состояния веаиничное, В этом случае на прямом выходетриггера 14 формируется сигнал, которыйоткрывает элемент И 16. В это времяс выхода регистра 8 сдвигается, начиная40. с младших разрядов, двоичный код коэффициента А , котбрый записывается черезкоммутатор 29 в регистр 4 сдвига ичерез элемент И 16, блок 10 формирова-ния дополнительного кода и сумматор 945записывается в регистр 1 сдвига, Блок10 формирования дополнительного коаауправляется сигналом первого выходаблока 12 формирования знака так, что .при положительном знаке произведенияА "двоичный код коэффициента А 1 5 фпроходит беэ изменения, а при отрицательном знаке - преобразуется в дополнительный код,Спустя О тактов после начала вы числений на-ом шаге на четвертом55и седьмом выходах блока 13 синхронизации начинают действовать сигналыуправления, которые переводят коммута 12торы 18, 21, 23 и 22, 24, 27 соответственно в исходное положение. В этомслучае коммутатор 18 подключает выходкоммутатора 1 Э к первому входу сумматора 9, коммутатор 21 подключаетвыход регистра сдвига 2 к выходу регистра сдвига 3, коммутатор 23 подключает выход регистра 6 сдвига к первому входу коммутатора 25, коммутатор 22 подключает выход блока 11 формирования дополнительного кода к третьему входу коммутатора 21, коммутатор24 подключает регистр 7 сдвига к еговходу, коммутатор 27 подключает выход регистра 6 сдвига к третьему входу коммутатора 20. После этого выходной сигнал первого звена на ( ( -1 )-омшаге сдвигается с.выхода регистра 6через коммутаторы 27 и 20 в регистр 2сдвига, с выхода которого через коммутатор 21 сдвигается в регистр 3 ( 11 -1)- -ый разряд двоичного кода входной величины на ( -1)-ом шаге. Если в младшемразряде двоичного кода У, содержитсяединичный код, то единичный сигнал свыхода регистра 6 сдвига через коммутаторы 27 и 30 поступает на первыйвход элемента И 17, на втором входекоторого действует сигнал пятого выходаблока 1 3 синхронизации. В этом случаетриггер 14 устанавливается в единичноесостояниевыходным сигналом элементаИ 17, Если в младшем разряде величины Усодержится нулевой код, то1триггер 14 устанавливается в нулевое.состояние сигналом шестого выходаблока 13 синхронизации. При единичномсостоянии триггера 14 сигнал с его прямого выхода открывает элемент И 16.Двоичный код коэффициента В сдвигается с выхода регистра 8 через коммутатор 29 в регистр 4 сдвига, а также через элемент И 16 и блок 10 формирования дополнительного кода - на второйвход сумматора 9, на первый вход которого в это время с выхода регистра 1через элемент 1 5 задержки и коммутаторы 1 8 и 1 9 сдвигается двоичныйкод коэффициента А , Результат суммирования коэффициентов Аи В записывается с выхода сумматора 9 в регистр1 сдвига. Блок 10 формирования дополнительного кода в это время управляется сигналом знака произведения 3действующим на первом выходе блока 12формирования знака,Спустя 2 П тактов после начала вычислений на (1 -1)-ом шаге на третьем выходе блока 13 синхронизации формируется1 14В кольцевом регистре сдвига, образованном объединением регистров 2 и 3, емкостью в 3 (й) разряд за 39, тактов происходит сдвиг на один разряд так что с сигналами с пятого выхода блока 1 3 синхронизации, действующими на втором входе элемента И 1 7, совпадают сигналы вторых разрядов величин Х1,1- 1Х.Спустя 3 П тактов после начала вычислений на втором и девятом выходах блока 1 3 синхронизации формируются сигналы управления, которые переключают коммутаторы 19 и 28, 29 соответствен-но, Коммутатор 19 подключает выход регистра 1 сдвига через коммутатор 18 к первому входу сумматора 9, Этим ооеспечивается сдвиг в регистре 1 двоичного кода накопленной суммы коэффициентов А, Ви С на один разряд или умножение этой суммы на два.Коммутатор 28 подключают выход регистра 8 сдвига к его входу, а коммутатор 29 подключает выход регистра 4 сдвига к своему входу. В результате этого в регистре 4 сдвига запоминаются двоичные коды коэффициентов А, В и С, а в регистре 8 сдвига - двоичные коды коэффициентов А, 9 и Со, где, .= 2, ЗПСпустя И тактов после переключения коммутатора 1 9 на втором выходе блока 1 3 синхронизации формируется сигнал управления, .который возвращает коммутатор 1 9 в исходное состояние.Цепь циркуляции кодов в регистре 1 сдвига вновь замыкается через элемент 1 5 задержки, коммутаторы 1 8 и 10 и сумматор 9.В течение)И тактов после начала вычио .лений интегро-дифференциальный вычаслитель работает так же, как и на первыхи тактах работы. В регистре 1 сдвига накапливается и старших разрядов суммы произведений величин Х,У, Х; на двоичные коды коэффициентов А, В и С соответственно, Согласно соотношению (4) этот результат соответствует выходной величине У первого звена интегродифференциального преобразования на-ом шаге вычислений, Спустя 2 И тактов начала. вычислений на восьмом выходе блока 1 3 синхронизации формируется на время И (й -1 ) тактов сигнал управления, который переключает коммутаторы 25 и 26. Если ао переключения коммутаторы 25 и 26 объединяли регистры 5 и 6 в кольцевой регистр на й слов по И разрядов в каж 13 95505 управляющий сигнал, который возвращает коммутатор 20 в исходное состояние Коммутатор 20 подключает выход регис 1 ра 3 сдвига ко входу регистра 2 сдвига, выход которого подключен коммутатором 21 ко входу. регистра 3 сдвига. В результате этого регистры 2 и 3 объединяются в кольцевой регистр сдвига на 3 (б) разряд.В момент объединения регистров 2 О и 3 с выхода регистра 3 сдвигается, начиная с младших разрядов, двоичный код Х, входной величины на . -ом шаге.Если,в младшем разряде величины У; содержится единичный код, то единичный 5 сигнал с выхода регистра 3 сдвига через коммутатор 20 поступает на первый вход элемент И 17, открывая его, Сщънал пятого выхода блока 13 синхронизации проходит через элемент И 17, уста навливая триггер 14 в единичное состояние, Если в младшем разряде величиныХ содержится нулевой код, то триггер 14 сбрасывается в нулевое состояние сигналом с шестого выхода блока 1 3 синхронизации.В случае единичного состоязпщ триг гера 14 сигнал его прямого выхода от крывает элемент И 1 6, В это время с выхода регистра 8 через коммутатор 29 сдвигается двоичный код коэффициента С который записывается в регистр 4 сдвига и через элемент И 16 и блок 10 формирования дополнительного кода поотупает на второй вход сумматора 9. Блок 10 формирования дополнительного кодаЭЗ в это время управляется сигналом знака произведения С. Х;, действующим на первом выходе блока 12 формирования знака. Одновременно на первый вход сумао матора 9 с выхода регистра 1 сдвигает- ся через элемент 15 задержки и коммутаторы 18 и 19 двоичный код суммы коэффициентов А и В, Результат суммирования (А +В +С) запи;ывается с выИ хода сумматора 9 в.регистр 1 сдвига.Таким образом, спустя Зд тактов после начала вычислений в регистре сдвига 1 сформировался двоичный код суммъ произ ведений первых разрядов величин Х;1Хна двоичные коды коэф, - 1 1фициентов А , Ви С соответственно.Двоичные коды коэффициентов А, В и С последовательно переписываются с выхода регистра 8 сдвига через коммутатор 29 в регистр 4 сдвига, с выхо- И да которого двоичные коды коэффициеетов А ВП и СИ переписываются через коммутатор 28 в регистр 8 сдвига.95505 дом, то после переключения коммутатс ров 25 и 26 выход регистра 5 сдвига соединяется с его входом через коммутатор 25, а выход регистра 6 сдвига подключается к своему входу через ком-. мутатор 26, После этого в регистре 5 сдвига емкостью в (и -1) слов по И разрядов каждое осуществляется хранение последовательности величин У,где =1, 2, , П -1, а врегистре 6 О сдвига запоминается величина У ;.П 1-1 Спустя (и -1) И тактов после переключения коммутаторов 25 и 26 на восьмом выходе блока 13 синхронизации формирует ся сигнал управления, возврашаюший коммутаторы 25 и 26 в исходноесостояние. В этом случае выход регистра 6 сдвига подключается через коммутаторы 23 и 25 ко входу регистра 5 сдвига, выход которого подсоединяют через коммутатор 20 26 ковходу регистра 6 сдвига. Регистры 5 и 6 вновь объединяются в.кольцевой регистр сдвига на и слов по П разрядов в каждом, Таким образом., осуществляется сдвиг последовательности величий . 25 Ур(где .8 = 1, 2, , И ) на однослово в кольцевом регистре сдвига, образованном регистрами 5 и 6.Спустя ЗИ после начала вычислений на (1)-ом шаге или к моменту начала вычислений для второго звена интегро-дифференциального преобразования, в регистре 5 сдвига содержится последовательность величин У( 31, од м уа в регистре 6 сдвига - величина У 3.ю;1 35Во время первых и тактов вычйслений для второго звена интегро-дифференциального преобразования на . -ом шаге на третьем и четвертом. выходах блока 13 синхронизации формируются сигналы управ ления, которые переключают коммутато - ры 20 и 18, 21, 23 соответственно,В этом случае двоичный код выходной величины У.первого звена интегро-дифференциаль ого преобразования сдвигается с выхода регистра 1 через элемент 1 5 задержки, блок 10 формирования дополнительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого последовательность величин Ч, ,Чсдвигается в регйстр 6. Кроме этого, величина У, сдвигается с выхода регистра 1 через элемент 15 зедержки, блок 11 формирования до. полнительного кода и коммутатора 21 и 22 в регистр 3 в качестве входного сигнала 1 , для второго звена интегродифференциального преобразаюния. 1 16Величина . в этом время сдвигается с выхода регистра 6 через коммутаторы 27 и 20 в регистр 2 в качестве входного сигнала "г,.- для второго звена интегро-дифреренциальногопреобразования,В последующие Ф тактов с выхода регистра 6 сдвигается двоичный код вличины У 2 , который через коммутаторы 27 и 20 записывается в регистр2 сдвига, Таким образом, в кольцевой регистр сдвига, образованный объединениемрегистров 2 и 3, записываются начальныеусловия Х 2, ,У, , 1 т, необходимые для выполнения вычислений длявторого звена интегро-дифференциальногопреобразования,В первые 3 И тактов вычислений длявторого звена интегро-дифференциальногопреобразования на девятом выходе блока. формируется сигнал управления, которыйпереключает коммутаторы 28 и 29. Вэтом случае. с выхода регистра 8 черезкоммутатор 29 сдвигаются в регистр 4двоичные коды коэффициентов А, В 2 и,С для второго, звена интегро-дифференциального преобразования, а двоичныекоды коэффициентов А(, Ви С с выходарегистра 4 сдвигаются через коммутатор 28 на вход регистра 8, Спустя 3 Итактов коммутаторы 28 и 29 возвра.щаются в исходное состояние.Поэтому во время вычислений для второго звена интегро-дифференциальногопреобразования в регистре сдвига 4 хранятся коэффициенты А, В и С, а врегистре 8 сдвига - коэффициенты А,В, и С, А, В З и С, А, В и С,А, Ви Ср,Таким образом, в регистры 2, 3 и 4.сдвига записываются двоичные коды второго звена интегро-дифференциальногопреобразования, которые вычисляют. аналогично вычислениям для первого звена интегро-дифференциального преобразования, Вычисления для всех последующих звеньев интегро-дифференциального преобразования . до и -го звена включительно выполняются аналогичным образом,Вычисления на ( +1)-ом шаге вычислений и всех последующих для всехй звеньев интегро-дифференциальногопреобразования осуществляются аналогично,Блок 1 2 формирования знака и блок 13 синхронйзации работают в процессевычислений следуюшим образом.17 95505Знак входной величины Х;содержится в первом разряде двухразряаного регистра 32 сдвига блока 12 формирования знака.Знак выходных величин звеньев интегродифференциального преобразования с первого по И -й содержится в регистре 33 сдвига на ( 6+1) разряд блока формирования знака 12.ЗнаФ коэффициентов А, 5 = 1, 2, 1 О , М, содержатся в регистре 34 сдвига блока 12 формирования знака. Знаки коэффициентов Ви С, 1 = 1, 2, ,1 всегда положительны и не требуют предварительной установки, ИГенератор 43 тактовых сигналов блока 1 3 синхронизации вырабатывает последовательность импульсов частоты 1 которая делится делителем 44 в й раэ, и затем задерживается элементом 45 20 задержки на один период тактовой часто ты. Последовательность импульсов частоты 1/И на выходе делителя 44 частоты (шина 54 блока 13 синхронизации) определяет -ые такты работы интегро.2 ь дифреренциального вычислителя, а последовательность импульсов частоты 1 /и на выходе элемента 45 задержки (шина 53 блока 13 синхронизации) задает первые такты работы. 30Счетчик 46 выполняет деление на Эп частоты выходной последовательности . ,импульсов элемента 45 задержки. Выходная последовательность импульсов счетчика 46 частоты 1 / 3 пдлится вЯраз делителем 47, на выхоае которого формируется последовательность импульосов частоты 1 /Зя, период следомния которых определяет один шаг вычислений,40С помошью дешифратора 49, входы которого подключены к выходам триггеровсчетчика 46, формируются пять последовательностей импуль.сов заданной длительности и период следования, которые неон.45ходимы для управления работой интегродифференциального вычислителя (шины 50,51, 52, 56 и 57 блока 13 синхронизации.),Каждый шаг вычислений в интегро-аифференциальном вычислителе начинается в0момент генерации импульса на выходеделителя 47 блока 13 синхронизации,который устанавливает триггер 48 в.единичное состояние и сдвигает на один разряд информацию о знаке входной величины ффв регистре 32 сдвига блока 12 формирования знака В результате сдвига в первый разряд регистра 32 записывается 1 18знак входной величины на текущем: -омшаге, сигнал которого действует на шиневхода знака входной информации вычислителя 30, а знак входной величины напредыдущем (-1)-ом шаге сдвигаетсяиз первого разряда во второй раэряа регистра 32,На прямом выходе триггера 48 блока 13 синхронизации формируется сигнал, который с помощью коммутаторов35 и 36 подключает выходы регистра 32сдвига или регистра 33 сдвига ко входам элемента 39 неравнозначности и коммутатора 37 соответственно. Коммута,тор 37 по сигналам трехканального распределителя импульсов 38 опрашивает последовательно через каждые й, тактоввыходы мемента 39 неравнозначности,регистра 33 сдвига и коммутатора 36,На выходе элемента 39 неравнозначности,входы которого подключены к выходу регистра 34 сдвига и через коммутатор 35к выходам регистров 32 или 33 сдвига,формируется сигнал знака произведенияА 1,Х;. или Ар Хр = АрУ,;.,.,=2, Э, .,И,На выходе И -го разряда 33 сдвигаформируется сигнал знака произведенияВУ , 6 = 1, 2, ,О, а на выходекоммутатора 36 формируется сигнал знакапроизведения С Х; или С Х; = С У р ,Е=2,3п . Таким образом, на выходе коммутатора 37 (шина 41 блока 12 формирования знака) каждые й тактов последовательно во времени действуют сигналы знаков произведений АХ ; , В; и СХ; Е=1,2, ,иНа выходной шине 42 блока формирования знака действует сигнал выхода первого разряда регистра 33 сдвига, в который с выхоаа сумматора 9 по шине 40 записывается И -й знаковый разряд вы,ходных величин У где б. = 1, 2,Л, всех звеньев интегро-дифференциального преобразования. Технико-экономические преимущества предлагаемого интегро-дифференциального вычислителя по сравнению с извест-, ным заключается в сокращении оборудования. Предлагаемый интегро-дифференциальный вычислитель позволяет выполнять интегро-дифференциальное преобраэомние высокого порядка, а прототип вычисляет интегро-дифференциальное преобраэомние только первого порядка. Например, при представлении двоичных переменных в