Цифровой регулятор

) ЦИФРОВОЙ РЕГУЛЯТОР второй, умматор,Изобретение относится к автоматикеи может быть использовано в системахуправления различными динамическимиобъектами, например. в системах автоматического регулирования технологическими процессами на электростанциях.Известен цифровой регулятор, содержащий три регистра, соединенные с сумматором, блок настройки, соединенный содним из регистров, .блок знака, соединенный первым входом с первой входнойшиной устройства и выходом - с входомсумматора, запоминающее устройство,подключенное к одному из регистров,блок команд, соединенный со всеми блоками устройства 11,Недостатками такого цифрового регулятора являются его относительная сложность, низкое быстродействие и ограниченные функциональные возможности.Наиболее близким к изобретению потехнической сущности является цифровойрегулятор, содержащий первый,третий и четвертый регистры, с 2выход которого подключен к входу первого регистра, блок настройки, блок зна ка, первый вход которого подключен к первому входу регулятора, блок синхро низации, первый выход которого подклю 5чен к второму входу блока знака, третий вход которого соединен с выходом сумматора, первый блок дополнительного кода, выход и первый вход которого подключены соответственно к первому входу сумматора и к первому выходу блока знака, второй блок дополнительного кода, первый вход которого подключен к второму выходу блока знака триггер, первый вход которого подключен к второму выходу . блока синхронизации, первый элемент И,выход и первый вход которого подключены соответственно к второму входу первого блока дополнительного кода и к пряи мому выходу триггера, второй элемент И,выход и первый вход которого подключены соответственно к второму входу триг гера и к третьему выходу блока синхро низации, элемент задержки, вход и выходмого коммутатора, и с вторым входом регулятора, выход пятого регистра подключен к первому входу восьмого коммутатора и к второму входу седьмого ком мутатора, а вход - к выходу седьмого В коммутатора, третий вход которого соединен с вторыми входами шестого и восьмогокоммутаторов и с восьмым выходом блока синхронизации, выход восьмого коммутатора подключен к тре тьему входу третьего коммутатора, выход которого соединен с вторым входом второго елемента И, выход второго блока дополнительного кода подключен к третьему входу шестого коммутатора, к первому И входу девятого коммутатора и к первым вхо . дам первой группы елементов И, выходы которйх соединены с первой т руппой выходй дов регулятора, выход четвертого регистр ра подключен к первому входу десятого ур ,коммутатора, выход и второй вход которого соединены соответственно с входом шестого регистра и с седьмым выходом блока синхронизации, выход шестого ре гистра подключен к третьему входу вось 2 З мого коммутатора к второму входу девятого коммутатора и к третьему входу десятого коммутатора, третий вход четвертого коммутатора подключен к выходу девятого коммутатора, третий вход кото щ рого. соединен с входом распределителяимпульсов, с третьим входом пятого коммутатора и с четвертым выходом блока .лсинхронизации, второй выход блока знакаподключен к первым входам группы елементов И, выходы которых соединены свторой группой выходов регулятора, первый и второй выходы распределителяимпульсов подключены к вторым входамсоответственно первой й второй группыелементов И, первый выход блока настройки подключен к первым входам одиннацатого и двенадцатого коммутаторов, авторой выход- к вторым входам одиннщцатого и двенадцатого коммутатороввыход одиннадцатого коммутатора подключен к второму входу первого елемента И и к первому входу блока настройки,второй вход которого соединен с выходомдвенадцатого коммутатора, девятый выход.блока синхронизации подключен к третьимвходам одиннадцатого и двенадцатогокоммутаторов.Источники информации,принятые во внимание при акспертиэе1, Круг Е. К. Цифровые регуляторы.М. П., Энергия", 1966, с. 453.2, Авторское свидетельство СССРпозаявке М 2815952/18-244,кл, б 05 В 11/26, 1979 (прототип),938285 Со тавит ль Г. Нефедоваор Техред А,Бабинеи рИ. М краж 914ИИПИ Государственнао коыите по делам изобретений и открыт 3038, Москва, Ж 38, Рауюскаа ССС наб., д 4 Пате нлиРедактор А. ШандЗаказ 4460/7 г. Ужгород, ул. Проектна5 10 15 20 25 30 35 0 45 50 55 Постжленная цель достигается тем, что в него введены пятый и шестой регистры, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый коммутаторы, распределитель импульсов, первая и вторая группы элементов И, причем выход второго регисвра соединен с первым входом пятого коммутатора, выход и второй вход которого подключены соответственно к входу трЬтьего регистра и к выходу шестого коммутатора, первый вход которого соединен с первым входом седьмого ком мутатора и с вторым входом регулятора, выход пятого регистра подключен к первому входу восьмого коммутатора и к второму входу седьмого коммутатора, а вход к выходу седьмого коммутатора, третий вход которого соединен с вторыми входами шестого и восьмого .коммутато- ров и с восьмым выходом блока синхронизации, выход восьмого коммутатора подключен к третьему входу третьего коммутатора, выход которого соединен с вторым входом второго элемента И,которого подключены соответственно к выходу первого регистра и к второму входу второго блока дополнительного кода, первый коммутатор, выход и первый вход которого подключены соответственно к второму входу сумматора и к четвертому выходу блока синхронизации, второй коммутатор, выход, первый, второй и третий входы которого подключены соотг ветственно к второму входу первого коммутаторе, к выходу первого регистра, к выходу элемента задержки и к пятому выходу блока синхронизации, третий коммутатор, выход, первый и второй входы которого подключены соответственно к входу второго регистра, к выходу третЬего регистра и к шестому выходу бло ка синхронизации, и четвертый коммутатор, выход, первый и второй входы которого подключены соответственно к входу четвертого регистра, к выходу четвертого регистра и к седьмому выходу блока синхронизации2Недостаток известного регулятора заключается в ограниченных функциональных возможностях, поскольку он реализует интегродифференпиальные законы регулирования первого порядка.Бель изобретения - расширение функциональных возможностей цифрового регулятора, заключающихся в реализации интегро-дифференциальных законов регулирования более высокого порядка. выход второго блока дополнительногб кода подключен к третьему входу шесто го коммутатора, к первому входу девятого коммутатора и к первым входам первой группы элементов И, выходы которых соединены с первой группой выходов регулятора, выход четвертого регистра подключен к первому входу десятого коммутатора, выход и второй вход которого соединены соответственно с выходом шестого регистра и с седьмым выходом блока синхронизации, выход шестого регистра подключен к третьему входу восьмого коммутатора, к второму входу девитого коммутатора и к третьему входу . десятого коммутатора, третий вход четвертого коммутатора подключен к выходу девятого коммутатора, третий вход которого соединен с входом распределителя импульсов, с третьим входом пятого коммутатора и с четвертым выходом блока синхронизации, второй выход блока знака подключен к первым входам второй группы элементов И, выходы которых соединены с второй группой выходов регулятора, первый и второй выходы распределителя импульсов подключены к вторым входам соответственно первой и второй группы элементов И, первый выход блока настрой ки подключен к первым входам одиннадцатого и двенадцатого коммутаторов, а второй выход - к вторым входам одиннадцатого и двенадцатого коммутаторов, выход одиннадцатого коммутатора подключен к второму входу первого элемента И и к первому входу блока настройки, второй вход которого соединен с выходом двенадцатого коммутатора, девятый выход блока синхронизации подключен к третьим входам одиннадцатого и двенадцатого коммутаторов.Такое техническое решение цифрового регулятора позволяет реализовать множествоо интегро-дифференциальных законов регулирования от первого до И -го порщ- кавНа фиг. 1 изображена блок-схема цифрового регулятора, на фиг. 2 - блок-схема блока знака и блока синхронизации.Багровой регулятор содержит первый, второй, третий, четвертый, пятый и шестой регистры 1 - 6, сумматор 7, блок 8 настройки, блок 9 знака, блок 10 синхронизации, первый 11 и второй 12 блоки дополнительного кода, триггер 13, первый и второй элементы И 14 и 15, элемент 16 задержки, распределитель 17 импульсов, первый коммутатор 18, вто рой коммутатор 19, третий коммутатор/ф 2 ТТ цифровой регулятор работает циклическим образом, выполняя последователь- но ннтегро-дифференциальное преобраэова" И .ние над двоичным кодом входного сигнала согласно выражению (4).В конце 1- 1 шага вычислений в регистре сдвига 1 на иразряд, который дополняется элементом 16 задержки до зф-разрядов, содержится И -разрядный двоичный код входной величины 11 вычисленной на-1 шаге, В регистре 36 сдвига блока 8 настройки емкостью В 3 ( М ф 1) слоев, каждое из которых содержит И двоичных разрядов, записаны последовательно двоичные коды коэффициентов А, В, С, где 81, 2 И 1, обозначает порядковый номер звена интегро-дифференциального преобразования. щ В регистре 37 сдвига блока 8 настройки емкостью втри слова, по И разрядов каждое, записаны двоичные коды коеффмпиентов АВ Споследнего по порядку и го звена интегро-днфференцацпного преобразовании.В регистре 4 сдвига емкостью ви -1 слово, по И разрядов каждое, содержатся двоичные коды абсолютных значений величин звеньев интегро-дифференциаж ного преобразования с первого по И, вычисленные на предыдущем 1-1 м шаге вычислений. В регистре 6 сдвига.емкостью в одно слово на,М разряЮЙ содержится выходная величина последнего. И ч оЧ звена интегро дифференциального преобразования.Ра истр 2 сдвига на и - 1 разряд и регистр 3 сдвига на 2 и разрядов обесфпечивают в процессе вычислений хранение двоичных кодов Хд1 Уд 1ф Х рВ регистре 5 сдвига на И разрядов хранится абсолютное значение входной величины )(интегро-.дифференциального вычислителя предыдущего шага вычислений, знак которой хранится в блоке 9 знака.Каждый шаг вычислений начинается в момент генерации на восьмом выходе блока 10 синхронизации управляющего сигнала длительностью в И тактов, ко торий переключает коммутаторы 23, 24 и 25. Одновременно на шестом выходе блока 10 синхронизации вырабатывается управляющий сигнал длительностью 2 и тактов, действующий на коммутатор 20, а на четвертом выходе блока 10 сннхрэниэации вырабаиивается управляющий сигнал, длительностью И тактов, действующий на коммутаторы 18, 22 и 26. На девятом выходе блока 10 синхронизации в это время формируется управ ляющий сигнал длительностью в 3 И тактов, который переключает коммутаторы 28 и 29.Вход 35 подключается коммутаторами 23 и 22 к входу регистра 3 сдвига и коммутатором 24к входу регистра 5 сдвига, выход которого коммутаторами 20 и 25 подключается к входу регисъра 2 сдвига, Двоичный код абсолютной величины входного сигнала на 1-м шаге вычислений, поступающий последовательно во времени, начиная с младших разрядов, по входу 35, записывается эа д , тактов в регистр 3 сдвига, емкость ко9 9382 торого составляет 2 И разрядов. Одновременно с этим двоичный код абсолютной величины входного сигнала на предыдущем шаге- 1 вычислений, который хранился в регистре 5 сдвига, переписывается с выхода регистра 5 сдвига через коммутаторы 25 и 20 в регистр 2 сдвига, имеющий емкость в иразряд, По мере освобождения старших разрядов регистра 5 сдвига в них эапи сывается через коммутатор 24 двоичный код входного сигнала на-м шаге, действующий на входе 35. Сигнал знака входного сигнала, поступающего по входу 34, записывается в блок 9 знака. 15Коммутатор 18 разрывает иа и тактов цепь циркуляции двоичного кода регистра 1 сдвига через сумматор 7, Коммутаторы 21 и 26 подключают выход блока 12 дополнительного кода к входу регистра 4 2 ф сдвига, выход которого подключается коммутатором 27 к входу регистра 6 сдвига емкостью в И разрядов.Прямой или дополнительный код выходной величины цифрового регулятора 25 на1-м шаге сдвигается с выхода регистра 1 через элемент 16 задержки, блок 12 дополнительного кода и коммутаторы 26 и 21 в регистр 4 сдрига, с выхода которого в это время сдвигается ЗЕ двоичный код абсолютного значения выходной величины первого звена интегродиффереициального преобразования на 1 - 1-м шаге вычислений. Блок 12 дополнительного кода по сигналам второго выхода блока 9 знака преобразует дополнительный код регистра 1 сдвига в прямой код и прямой код регистр 1сдвига пропускает без изменения. Таким образом, в регистр 4 сдвига записывает щ ся прямой код абсолютного значения выходной величины цифрового регулятора,Если в младшем разряде двоичного кода 1содержится единичный код, единичный сигнал с выхода регистра 6 сдрига через коммутаторы 25 и 20 по ступает ка второй вход элемента И 15, на первом входе которого действует сигнал третьего выхода блока 10 синхронизации. В этом случае триггер 13 установится в единичное состояние выходным сигналом элемента И 15. Если в младшем разряде величины 1содержится нулевой код, триггер 13 установится в нулевое состояние сигналом второго выхода блока 10 синхронизации. При единичном состоянии триггера 13 сигнал его прямого выхода открывает элемент И 14, Двоичный код коэффициента В, сдвигается с выхода регистра 36 через коммутатор 28 в регистр 37 сдвига, а также через элемент И 14 и блок 11 дополнительного кода на первый вход сумматора 7, на второй вход которого в это Если с выхода регистра 5 сдвигается в младшем разряде входной величины на- 1-м шаге единичный сигнал, который через коммутаторы 25 и 20 поступает на вход элемента И 15, сигнал третьего выхода блока 10 синхронизации поступит через элемент И 15 на второй вход триг,гера 13, который перейдет из нулевого состояния в единичное. В этом случае на прямом выходе триггера 13 сформируеч ся сигнал, который открывает элемент И 14. В это время с выхода регистра 3655 сдвигается, начиная с младших разрядов, двоичный код коэффициента А, который записывается через коммутатор 28 в регистр 37 сдвига и через элемент И 14,55 10блок 11 дополнительного кода и сумматор 7 записывается в регистр 1 сдвига.Блок 11 дополнительного кода управляется сигналом первого выхода блока 9 знака так, что при положительном знаке произведения А )( двоичный код коэффициен-гта А проходит беэ изменения, а при отрнцательном знаке - преобразуется в дополнительный код.Спустя и тактов после начала вычис-,лений на-м шаге на четвертом и восьмом выходах блока 10 синхронизацииначинают действовать сигналы, управления,которые переводят коммутаторы 18, 22,26 и 23, 24, 25 соответственнов исходное положение,В этом случае коммутатор 18 подключает выход коммутатора 19 к входусумматора 7, коммутатор 22 подключаетвыход регистра 2 сдвига к входу регистра 3 сдвига, коммутатор 26 подцпочаетвыход регистра 6 сдвига к третьемувходу коммутатора 21, коммутатор 23подключает выход блока 12 дополнитежного кода к второму входу коммутатора22, коммутатор 24 подключает выход регистра 5 сдвига к его входу, коммутатор25 подключает выход регистра 6 сдвигак третьему входу коммутатора 20. После этого выходной сигнал первого звенана- 1-м шаге сдвигается с выхода регистра 6 через коммутаторы 25 и 20 врегистр 2 сдвига, с выхода которого через коммутатор 22 сдвигается в регистр3 ( и) разряд двоичного кода входнойвеличины на- 1-м шаге, 938255 12время с выхода регистра 1 через элемент 16 задержки и коммутаторы 18 и 10 сдвигается вторичный код коэффициента А . Результат суммирования коэффициентов А и В записывается с выхода 5 сумматора 7 в регистр 1 сдвига. Блок П дополнительного кода в это время управляется. сигналом знака произведения В 1, , действующим на первом выхо де блока 9 знака. 1 ОСпустя 2 И тактов после начала вы-чиспений на -м шаге на шестом выходе бдока 10 синхронизации формируется управляющий сигнал, который возвращает коммутатор 20 в исходное состояние. 1 Коммутатор 20 подключает выход регистр рч 3 сдвига к входу регистра 2 сдвига выход которого подключен коммутатором 22 к входу регистра 3 сдвйгаВ резуль тате этого регистры 2 и 3 объединяются 20 в кольцевой регистр сдвига на 3 И 1 разряд.В момент объединения регистров 2 н 3 с выхода регистра 3 сдвигается, начиная с младших разрядов, двоичный код 25 входной величины Х на -м шаге. Если в младшем разряде ведичины Х, содержится единичный код, единичный сигнал с выхода регистра 3 сдвига через комму 1 татор 20 поступает на второй вход эле- ЗО мента И 15, открывая его. Сигнал тре тьего выхода блока 10 синхронизациипроходит через элемент И 15, устанавливая триггер 13 в единичное состояние. Если в младшем разряде величины Х,; 35 содержится нулевой код, триггер 13 сбро сится в нудевое сос,тояние.сигналом второго выхода блока 10 синхронизации .Б случае единичного состояния триг гера 13 сигнал его прямого выхода оъ крывает элемент И 14. В это время с выхода регистра 36 через коммутатор 28 сдвигается двоичный код коэффициента С, которым записывается в регистр 37 сдвига и через элемент И 14, блок 11 дополнительного кода поступает на первый вход сумматора 7. Блок 11 дополнитель ного кода в это время управляется сигналом знака произведения С Х,; , действующим на первом выходе блока 9 знака, Одновременно на второй вход сумматора 7 с выхода регистра 1 сдвигается через элемент 16 задержки и коммутаторы 18 и 19 двоичный кодсуммы коэффициентов А и В, Результат суммирования55 А+ В + С) записывается с выхода сумматора 7 в регистр 1 сдвига.Таким образом, спустя ЗИ тактов пос де начала вычислений в регистре 1 сдви га сформировался двоичный код суммыпроизведений первых разрядов величинМ 1- Уи М,; на двоичные коды коэффициентов А В и С соответственно.Двоичные коды коэффициентов А, В,С последовательно переписывались с выхода регистра 36 сдвига через коммутатор 28 в регистр 37 сдвига, с выходакоторого двоичные коды коэффициентовАи, В,С переписывались через коммутатор 28 в,регистр 36 сдвига,В кольцевом регйстре сдвига, образо-ванном, объединением регистров 2 и 3,емкостью в 31 разряд за 3 и тактовпроизошел сдвиг на один разряд так, чтос сигналами третьего выхода блока 10синхронизации, действующим на первомвходе элемента И 15, совпадают сигналы вторых разрядов величин ХСпустя Зи тактов после начала вычислений на пятом и девятом выходахблока 10 синхронизации формируютсясигналы управления, которые приводят кпереключению коммутаторов 19, 28 и 29соответственно. Коммутатор 10 подкпочает выход регистра 1 сдвига через коммутатор 18 к второму входу сумматора 7,Этим обеспечивается сдвиг в регистре 1двоичного кода накопленной суммы коэффициентов А, В, и С, на один разрядили умножение этой суммы на два.Коммутатор 29 подключает выход регистра 36 сдвига к его входу, а коммутатор 28 подключает выход регистра 37сдвига к своему входу, В результатеэтого в регистре 37 сдвига запоминаются двоичные коды коэффициентов А, Ви С а в регистре 36 сдан - дичныекоды коэффициентов А, В, С, где 1=2,3, ..,И.Спустя 3 Итактов после переключения коммутатора 19 на пятом выходеблока 10 синхронизации формируетсясигнал управления, который возвращаеткоммутатор 19 в исходное состояние.цепь циркуляции кодов в регистре 1сдвига вновь замыкается через элемент16 задержки коммутаторы 18, 19 исумматор 7,В течение 3 и тактов после начала вычислений цифровой регулятор работает так же, как и на первых 3 И тахтах ра боты. В регистре 1 сдвига накапливаки- ся И старших разрядов суммы произведений .величин М .,У ,1 и Х 1 на двоич ные коды коэффициентов А,Е, В и С, соответственно. Согласно соотношению (4)15 9382гаются черм коммутатор 29 на входрегистра 36. Спустя Зп тактов коммутаторы 28 и 29 возвращаются в исходное состояние,Поэтому во время вычислений для вток 3рого звена интегро-дифференциальногопреобразования в регистре 37 сдвигахранятся коэффициенты А В, С, а врегистре 36 сдвига - коэффициенты А,В, С А, В, С, А В С 4 16А ВСп.Таким образом, в регистры 2, 3 и37 сдвига записываются двоичные кодыначальных условий и коэффициентов, необходимые для выполнения вычислений 19) второго звена интегроцифференциального преобразования, которые вы"полняют я аналогично вычжлениямФ(рдля первого звена интегро-дифференциального преобразования. 20Послеокончания вычислений законарегулировании второго порядка на четвертом выходе блока 10 синхронизации вырабатывается импульс, который проходитна второй выход распределителя 17 и 23на вторые входы вторых элементов И 30и И 31. С выхода регистра 1 через элемент 16 задержки, блок 12 дополнительного кода и второй элемент И 30 на вторую группу выходов 32 цифрового регу- зелятора сдвигается двоичный код абсолютного значения2,4 ) выходной величинызакона регулирования второго порядка.Одновременно с второго выхода блока 9знака черы второй элемент И 31 навторую группу выходов знака 33 поступает знак выходной величины закона регулирования второго порядка. Вычислении щщ всех последующих Ч(р): Ь цр) интегро-дифференпиальных закон 3 в регулирования до И порядка вклю чительно выполйяются аналогично. Вычисления на и+ 1-м шаге вычислений и всех последующих для всех й звеньев интегро-дифференциальных законов регулирования осуществляются аналогично.Блок 9 знака и блок 10 синхронизации работают в процессе вычислений следующим образом.Знак входной величинысодержится в первом разряде двухразрядного регистра 38 сдвига блока 9 знака. Знак выходных величин звеньев интегро-дифференциального преобразования с перво 55 го по М-й содержится в регистре 39 сдвига на И+ 1 разряд блока 9 знака.Знаки коэффициентов А, 01, 2, И содержатся в регистре 40 сдвига бло 55 16/ка 9 знака. Знаки:коэффициентов Вр и1, 2, , и всегда положительны и не требуют предварительной установки.Генератор 49 тактовых сигналов блока 10 синхронизации вырабатывает по следовательность импульсов частоты , которая делится делителем 50 частоты в й раз и затем задерживается элементом 51 задержки на один период тактовой частоты. Последовательность импульсов частоты Х/ р на выходе делителя 50 частоты определяет И-ые такты работы цифрового регулятора, а последователь ность импульсов частотына выходе элемента 51 задержки задает первые такты работы.Счетчик 52 выполняет деление.на ЗИ, частоты выходной последовательности импульсов элемента 51 задержки. Выходная последовательность импульсов счетчика 52 частоты /ЗА делится в И раз делителем 53 частоты, на выходе которого формируется последовательнос ть импульсов частоты 1/ЗИ, период следования которых определяет один шаг вычислений.С помощью дешифратора 55, выходы которого подключены к выходам триггеров счетчика 52, формируются пять по следовательностей импульсов заданной длительности и периода следования, которые необходимы для управления работой цифрового регулятора.Каждый шаг вычислений в цифровом регуляторе начинается в момент генера ции импульса на выходе делителя 53 частоты блока 10 синхронизации, который устанавливает триггер 54 в единичное состояние и сдвигает на один разряд информацию о знаке входной величины в рейнсэ 38 сдвига блока 9 знака.В результате сдвига в первый разряд регистра 38 записывается знак входной величины на текущем-м шаге, сигнал которого действует на входе 34, а знак входной величины на предыдущем-1 м шаге сдвигается из первого разряда во второй разряд регистра 38. На прямом. выходе триггера 54 блока 10 синхронизации формируется сигнал, который с помощью коммутаторов 41 и 42 подключает выходы регистра 38 сдвига или регистра 39 сдвига к входам элемента 45 неравнозначностн и коммутатора 43 соответственно. Коммутатор 43 по сигналам трехканального распреде- лителя 44 импульсов опрашивает после17 9382 довательно через И тактов выходы элемента 45 неравноэначности, регистра 39 сдвига и коммутатора 42, Ка выходе ацемента 45 неравнозначности, входы которого подключены к выходу регистра 5 40 сдвига и через коммутатор 41 к выходам регистров 38 и 39 сдвига, формируется сигнал знака произведения А - или АЕХЕ, 4 =АЕЕЕ = 2, 3,"ИНа выходе й разряда регистра 39 10 сдвига формируется сигнал знака произведенияВвУе,1-р= 1, 2, , и, а на выходе коммутатора 42 формируется сигнал знака произведения С Х или СрХ .=СА , =2, 3,И." дТаким образом, на выходе коммутатора 43 каждые И тактов последовательно во времени действуют сигналы знаковпроизведений Арабе,4-4, ВрУр,иСР,Х 0,6 1, 2 И.20На выходе 48 блока 9 знака действует сигнал выхода первого разряда регистра 39 сдвига, в который с выхода сумматора 7 по входу 46 запйсывается и ый знаковый разряд выходных величин. 25 У, где= 1, 2 и, всех звеньев интегро-дифференциального преобразования,Технико-экономические преимущества предлагаемого цифрового регулятора по з 0 сравнению с известными заключаются в расширении функциональных возможностей. Предлагаемый цифровой регулятор позволяет реализовать интегро-дифференциаль-ные законы регулирования высокого порядка, в то время, как известный реализует интегро-дифференциальный закон регулирования только первого порядка. Например, при представлении двоичныхпеременных в цифровом регуляторе на шестнадцати разрядах предлагаемое уст-ройство реализует шестнадцать законов регулирования с первого по шестнадцатый: порядок включительно. На шестнадцати выходах 32 и 33 цифрового регулятора 4 вырабатывается на каждом шаге управления шестнадцать законов регулирования с первого по шестнадцатый порядок включительно. Это позволяет гибко выбирать требуемый закон регулирования в зависи 50 мости от режима работы системы управления объектом. формула изобретения55цифровой регулятор, содержащий первый, второй, третий и четвертый регистры, сумматор, выход которого подключен 55 18к входу первого регистра, блок настройки,блок знака, первый вход которого подключен к первому входу регулятора, блоксинхронизации, первый выход которогоподключен к второму входу блока знака,третий вход которого соединен с выходомсумматора, первый блок дополнительногокода, выход и первый вход которого подключены соответственно к первому входусумматора и к первому выходу блоказнака, второй блок дополнительного кода,первый вход которого подключен к второму выводу блока знака, триггер, первыйвход которого подключен к второму выходу блока синхронизации, первый элементИ, выход и первый вход которого подключены соответственно к второму входу первого блока дополнительного кода и к прямому выходу триггера, второй элемент И,выход и первый вход которого подключены соответственно к второму входутриггера и к третьему выходу блока синхронизации, элемент задержки, вход ивыход которого подключены соответственно к выходу первого регистра и к второмувходу второго блока дополнительного кода,первый коммутатор, выход и первый входкоторого подключены соответственно квторому входу сумматора и к четвертомувыходу блока синхронизации, второй коммутатор, выход, первый, второй и третийвходы которого подключены соответственно к второму входу первого коммутатора,к выходу первого регистра, к выходуэлемента задержки и к пятому выходублока синхронизации, третий коммутатор,выход, первый и второй входы которогоподключены соответственно к входу второго регистра, к выходу третьегорегисрра и к .шестому выходу блока синхронизации, и четвертый коммутатор, выход,первый и второй входы которого подключены соответственно к входу четвертогорегистра, к выходу четвертого регистраи к седьмому выходу блока синхронизации, о т л и ч а ю щ и й с я тем, чт,с целью расширения функциональных воэможностей регулятора, в него введеныпятый и шестой регистры, пятый, шестой,седьмой, восьмой, девятый, десятый,одиннадцатый и двенадцатый коммутаторы, распределитель импульсов, первая йвторая группы элементов И, причем выход второго регистра соединен с первымвходом пятого коммутатора, выход и второй вход которого подключены соответственно к входу третьего регистра и к выходу шестого коммутатора, первый входкоторого соединен с первым входом седь