Процессор связи

(51) М. К .б 06 Г 3 заявкиприсоединением Государстввииый комитв СССРалам изобретений и открытий писания 30.08 72) Авторы изобретения В, Моргунов, С, Е, Иванов и В аева 71) Заявитель 4) ПРОЦЕССОР СВЯЗ Изобретение относится к области вычислительной техники и может быть применено для первичной обработки информации,передаваемой по дискретным каналам связи, в узлах обработки информации или узлах коммутации сообщений в автоматизированных системах управления.Известны устройства для сопряжениядиекретных каналов с ЭВМ 1, содержащие накопитель и входные ключи, счетчик 1 Очиела слов, триггер запрета, блок преобразования, шифратор, делитель, схему совпадения и обеспечивающие обмен информацией между каналами связи и ЭВМ,Функциональные возможности известных 15устройств ограниченные,Наиболее близким по сущности технического решения к данному является устройство 121, содержащее блок управления,первые вход и выход которого соединены 2 Осоответственно с выходом и входом постоянного запоминающего устройства команд,а вторые вход и выход подключены соответственно к первым выходу и входу арифметического блока, блок регистров общегоназначения, соединенный первым входом стретьим выходом блока управления, четвертый выход которого подключен к первомувходу оперативного запоминающего блока,региетр результата, выход которого соеди- ЗО нен со вторыми входами блока регистров общего назначения, выход которого подключен ко второму входу арифметического блока и первому входу счетчика сдвигов, оперативного запоминающего блока, соединенного выходом с третьим входом арифметического блока, и первым входом регистра промежуточного результата, дешифратор нуля счетчика сдвигов, соединенный входом и выходом соответственно с выходом счетчика сдвигов и третьим входом блока управления, пятый, шестой и седьмой выходы которого подключены соответственно ко вторым входам счетчика сдвигов и регистра промежуточного результата и первому входу регистра результата, соединенного вторым входом со вторым выходом арифметического блока, счетный вход регистра результата подключен к первому выходу регистра промежуточного результата, второй выход которого соединен с адресным входом оперативного запоминающего блока.Быстродействие указанного устройства низкое вследствие того, что реализация функций, связанных с обработкой сообщений, поступающих в реальном масштабе времени, производится только программным путем.Целью изобретения является повышение быстродействия устройства, 682890Поставленная цель достигается тем, что в устройство введены коммутатор и олок сумматоров по модулю два, Первый вход и выход блока сумматоров по модулю два подключены соответственно к выходу блока регистров общего назначения и первому входу коммутатора, выход которого соединен с третьим входом регистра результата. Вторые входы блока сумматоров по модулю два и коммутатора подключены к первому выходу старших разрядов регистра промежуточного результата, второй выход старших разрядов которого соединен с третьим входом коммутатора, а выход младших разрядов - со входом младших разрядов регистра результата.На чертеже представлена блок-схема устройства.Оно содержит блок 1 управления, постоянный запоминающий блок 2, арифметический блок 3, оперативный запоминающий блок 4, блок 5 регистров общего .назначения, счетчик б сдвигов, дешифратор 7 нуля счетчика сдвигов, регистр 8 промежуточного результата, регистр 9 результата, коммутатор 10, блок 11 сумматоров по модулю два.Устройство работает следующим образом.Обработка информации в устройстве осуществляется в соответствии с программой, которая в виде последовательности команд хранится в постоянном запоминающем блоке 2.Заданная последовательность команд выполняется блоком 1 управления, который формирует адрес текущей команды и выдает его на вход блока 2, откуда выбранная команда поступает на вход блока 1. Здесь она дешифруется и преобразуется в управляющие сигналы, которые с выходов блока 1 поступают на входы оперативного запоминающего блока 4, блока 5, регистров 8 и 9, счетчика б сдвигов и арифметического блока 3.Операции пересылок, логические и арифметические операции выполняются арифметическим блоком 3 над операндами, которые поступают из блока 4 или 5. Результат операции поступает на вход регистра 9, с выхода которого он затем пересылается либо на вход блока 4, либо на вход блока 5. При выполнении операций переходов адрес перехода поступает в блок 1 из блока 3. При выполнении операций сдвигов операнд из блока 5 через блок 3 поступает в .регистр 9, а потом с выхода последнего записывается в регистр 8, Затем операнд, указывающий число сдвигов, записывается из блока 5 в счетчике 6. Регистры 8 и 9 образуют реверсивный сдвиговый регистр за счет того, что содержимое регистра 8 промежуточного результата может передаваться на счетный вход регистра 9 результата со сдвигом вправо или влево на один разряд. Одновременно с выполнением сдвига на один разряд значение счетчика б умень 4шается на едйницу. При достижении счетчиком 6 нуля дешифратор 7 выдает сигнал об окончании сдвигов на вход. блока 1, который прекращает .выполнение сдвигов иосуществляет пересылку результата:из. регистра 9 в блок 5.Формирование адреса обращения в:.блок4 осуществляется в арифметическом: блоке 3. Адрес блока 4.с выхода арифметического 1 О блока 3 через регистр 9 записывается в регистр 8, с. выхода которого выдается на блок 4.Для .выполнения .программ кодированияи декодирования циклических кодов в устройстве предусматривается . операция. деления полиномов. При выполнении этой операции из одного из регистров блока 5, указанного в команде, выбирается информационная последовательность, котораячерез арифметический блок 3 помещается сначала в регистр 9, после чего переписывается в регистр 8. Затем из другого регистра блока 5 выбирается второй операнд, старшие 1 разрядов которого определяют производящий полином .д (Х) используемого циклического кода, а младшие з - 1 разрядов определяют число сдвигов при выполнении операции деления полиномов, где з - разрядность регистров блока 5, регистра 9 и регистра 8. Если степень полинома о(Х) меньше 1, полином располагается в старших разрядах, а. неиспользуемые разряды заполняются нулями. Старшие 1 разрядов с выхода блока 5 подаются на вход блока 11 сумматоров по модулю два, а младшие з - 1 разрядов блока.5 записываются в счетчик б сдвигов.На вход блока 11 с выхода старших разрядов регистра 8 поступают 1 старших раз рядов информационной последовательности,которые также подаются и на вход коммутатора 10. Поразрядная сумма по модулю два производящего полинома д (Х) и старших разрядов информационной последова тельности с выхода блока 11 подается вкоммутатор 10, Затем собственно выполняется деление полиномов, как обычное деление, в котором процедура вычитания заменяется сложением по модулю два, а крите О рий вычитания - частное уменьшаемоебольше вычитаемого заменяется проверкой равенства единице старшего разряда частного уменьшаемого, которое находится в регистре промежуточного результата, Поэтому в зависимости от значения старшего разряда регистра 8, подаваемого с выхода старшего разряда последнего на вход коммутатора 10, осуществляется передача на вход старших разрядов регистра 9 со сдвигом на один разряд влево либо суммы по модулю два полинома д (Х) и старших разрядов информационной последовательйости, если значение старшего разряда.равно единице, либо 1 старших разрядов информационной последовательности, если значепие старшего разряда равно нулю, После этого содержимое регистра 9 пересылается в регистр 8, и цикл деления заканчивается.После каждого цикла деления значение счетчика 6 уменьшается на единицу. По сигналу с выхода дешифратора 7 деление полиномов прекращается. Остаток от деления из регистра 9 пересылается в блок 5 на место исходной информационной последовательности,Если длина информационной последовательности больше з, то ее оставшаяся часть располагается в блоке 4 и после каждых (з - 1) сдвигов деление нолиномов прекращается, в младшие разряды регистра блока 5, в котором помещается промежуточный остаток, дописывается следующая часть информационной последовательности, и деление полиномов возобновляется.Таким образом, устройство обеспечивает обмен сообщениями с каналами передачи данных в реальном масштабе времени.Формула изобретенияПроцессор связи, содержащий блок управления, первые вход и выход которого соединены соответственно с выходом и входом постоянного запоминающего устройства команд, а вторыевход и выход подключены соответственно к первым выходу и входу арифметического блока, блок-регисгров-общего назначения, соединенный первым входом с третьим выходом блока управления, четвертый выход которого подключен к первому входу оперативного запоминающего блока, регистр результата, выход которого соединен со вторыми входами блока регистров общего назначения, выход которого подключен к второму входу арифметического блока и-первому входу счетчика сдвигов, оперативного запоминающего блока, соединенного выходом с третьим входом арифметического блока, и первым входом регистра промежуточного результата, дешифратор нуля счетчика сдвигов, соединенный входом и выходом соответственно с выходом счетчика сдвигов и третьим входом блока управления, пятый, шестой и седьмой выходы которого подключены соответственно к вторым входам счетчика сдви гов и регистра промежуточного результатаи первому входу регистра результата, соединенного вторым входом с вторым выходом а рифм етичсского блока, счетный вход регистра результата подключен к пер вому выходу регистра промежуточного результата, второй выход которого соединен с адресным входом оперативного запоминающего блока, отличающийся тем, что, с целью повышения быстродействия устройства, в него введены коммутатор и блок сумматоров по модулю два, причем первый вход и выход блока сумматоров по модулю два подключены соответственно к выходу блока регистров общего назначения и перьому входу коммутатора, выход которого соединен с третьим входом регистра результата, вторые входы блока сумматоров по модулю два и коммутатора подключены к первому выходу старших разрядов регистра промежуточного результата, второй выход старших разрядов которого соединен с третьим входом коммутатора, а выход младших разрядов - со входом младших разрядов регистра результата,Источники информации,принятые во внимание прп экспертизе 1, Авторское свидетсльство СССРМ 404087, кл. б ОбГ 9/00, 1971.2. Флорес А. Организация вычислитель ных машин. М., Мир, 1972, раздел 9.4Заказ 2366/7 Изд.559 Тираж 780 ПодписноеНПО Поиск Государственного комитета СССР по делам изобретений н открытий 113035, Москва, Ж, Раушская наб., д, 4/5Типография, пр. Сапунова, 2