Устройство для сопряжения процессорас устройствами ввода вывода

Союз Советскик Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 20. 07. 79 (21) 2799629/18-24 (51) М. КЛ. с присоединением заявки Йо С 06 Г 3/04 Государственный комитет СССР ио делам изобретений и открытий(23) Приоритет Опубликовано 070781, Бюллетень М 9 25 Дата опубликования описания 07. 07. 81(72) Авторы изобретени А.А. Бекасов, С.В. Горбачев, А.В. Мыскин, В.Б. Смирнов и В.А. Торгашен Ленинградский институт аниационного прибо Министерства высшего и среднего специальнобразонания РСФСР я(71) Заявите 54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОР С УСТРОЙСТВАИИ ВВОДА-ВЫВОДАсти маа- лойе Изобретение относится к облавычислительной техники и можетбыть использовано, например, в агрегатных системах сбора и обработкиинформации и управляющих вычислительных системах.Известны устройства для сопряжения ЦВИ с внешними устройствами (1,содержащие регистр связи, блок анализа, блок адреса, блок модификацииадресов, регистр управляющего слова,дополнительный регистр управляющегослова и буферныи блок,Недостаток этих устройстн состоитн ограниченной области применения,так как они обеспечивают реализациюжестко заданного протокола обмена ине позволяют обеспечивать сопряЖенустройств внода-вынода, имеющихразличные протоколы.Наиболее близким к изобретению посущности технического решенияявляется универсальное устройствосопряжения центральной и периферийных систем (2), содержащее блок дешифрации команд центральной системы,блок приема данных центральной системы, блок передачи данных центральной системы, блок Формирования сигнала прерывания, буфер выходной инФормационный, буфер выходной управляющий, буфер входной информационныи, буфер входнои управляющий, групповые блоки управления. Выход блокаприема данных центральной системысоединен со входом буфера выходногоинформационного, с первым входомданных буфера выходного управляющего, со входом буфера входного управляющего, со входом буфера входного информационного и со входом кодарежима блока Формирований сигналапрерывания. Вход записи кода режиблока формирования сигнала прерыв 5 ния подключен к третьему выходу бка дешифрации команд центральнойсистемы и ко входам записи кода режима буферов вХодных информационногои управляющего. Выходы буферов входных информационного и управляющегосоединены соответственно с первйми вторым входами данных блока передачи даиных центральной системы. Входчтения блока передачи данных центральной системы подключен к четвертому выходу блока дешифрации командцентральной системы. Первый и второйвыходы блока дешифрации команд цент"ральной системы соединены ссответ- ЗО ственно со входом записи буфера вы 845155845155 Составитель В. Вертлибактор Л. Утехина ТехредН,Бабурка Корректор Л. Ива каэ 4168/4 ал ППП "Патент", г. Ужгород, ул. Проектная,4 НИИП по 35, иражГосуделамсква,45 Подписно рственного комитета СС зобретений и открытий Ж, Раушская наб., д20 ходного информационного и со входомзаписи данных буфера выходного управляющего 2 .Недостаток этого устройства состоит в ограниченной области применения, вследствие того, что в немиспользуются управляющие сигналы5только заданной формы и только импульсного квитирования от устройствввода-вывода,а также сброс сигналамиквитирования только определенныхвыходных управляющих сигналов.Кроме того, необходимость большихзатрат времени центрального процессо.ра на управление устройством приввода-выводе каждого байта информации снижают в целом быстродействием 15системы,Целью изобретения является расширение области применения устройства,Поставленная цель достигаетсятем, что в устройство, содержащееблок приема данных, блок передачиданных, блок дешифрации команд процессора, блок формирования сигналовпрерывания, выходные и входные информационные и управляющие регистры,причем выход блока приема данных соединен со входом кода режима блокаформирования сигнала прерывания,входами данных входного и выходного информационных регистров и входного управляющего регистра и первым входомданных выходного управляющего регистра, первый и второй выходы блокадешифрации команд процессора подключены соответственно ко входам запи- З 5си данных выходных информационного иуправляющего регистров, третий выход - ко входам записи кода режимаблбка формирования сигнала прерывания и входных управляющего и инфор Омационного регистров, а четвертый выход - ко входу чтения блока передачи данных, первый и второй входыданных которого соединены соответственно с выходами входных информационного и управляющего регистров,введены блок формирования выходногокода обратнои связи и блок анализавходного кода обратной связи. Выходданных и выход сигнала сопровожденияданных блока формирования выходногокода обратной связи подключены соответственно ко второму входу данныхи входу записи кода обратной связивыходного управляющего регистра. Входывыборки кода обратной рвяэи при записи и при чтении, вход записи кодарежима и вход записи кода настройкисоединены соответственно с первым,четвертым, третьим и пятым выходамиблока дешифрации команд процессора,вход данных - с выходом блока приемаданных, а вход выборки кода обратнойсвязи по готовности - со входами фиксации данных входных управляющего Иинформационного регистров, Входом установки блока формирования сигналапрерывания, входом готовности блокапередачи данных и выходом блока анализа входного кода обратной связи.Входы записи кода режима, кода настройки и вход сброса подключены соответственно к третьему, пятому ишестому выходам блока дешифрации команд процессора, вход данных - к выходу блока приема данных, а входкода обратной связи - к выходу входного управляющего регистра. Блоканализа входного кода обратной связисодержит дешифратор адреса регистрамаски, первый вход которого соединен со входом записи кода настройкиблока, второй вход - со входом данных блока и первыми входами первого - четвертого регистров маски итриггера разрешения готовности, авыходы - со вторыми входами соответствующих регистров маски, выходыкоторых подключены к первым входамэлементов И группы, вторыми входамисоединенных со входом обратной связии входами элементов НЕ группы, треть.ими входами - с выходами элементовНЕ группы, а выходами - с соответствующими входами элемента ИЛИ, выход которого подключен к первомувходу элемента И, вторым входом соединенного с выходом триггера разрешения готовности, второй вход которого является входом записи кода режима, а выходом - с первым входомтриггера готовности, второй вход ивыход которого являются соответственно входом сброса и выходом блока, Блок формирования выходного кода обратнои связи содержит шесть регистров управления, первые входы которых подключены к соответствующимвыходам дешифратора регистра управления, первым входом соединенногосо входом, записи кода настройкиблока, а вторым - со входом данныхблока, вторыми входами регистров уп"равления и первыми входами триггеров разрешения управления по записи,по чтению и по готовности, вторыевходы которых подключены ко входузаписи кода режима блока, а выходы - соответственно к первым входампервого, второго и третьего элементов И, выходами соединенных с соответствующими входами элемента ИЛИ,выход которого является выходом сопровождения данных. Выходы первогои второго регистров управления соединены с первыми входами соответ"ствующих элементов И первой группы,вторыми входами подключенных ковторому входу первого элемента Ии входу выборки кода обратнойсвязи при записи блока. Выходытретьего и четвертого регистровуправления соединены с первыми входами соответствующих эле-,ментов И второй группы, вторымивходами подключенных ко второму входу второго элемента И и входом выборки кода обратной связи при чтенииблока, Выходы пятого и шестого регистров управления соединены с первыми входами соответствующих элементов И третьей группы, вторые входыкоторых подключены ко второму входутретьего элемента И и через формирователь импульсов ко входу выборкикода обратной связи по готовностиблока. Выходы элементов И первойтретьей групп подключены к соответствующим входам элементов ИЛИ группы,выходы которых являются выходом данных блока.На Фиг.1 представлена структурнаясхема устройства; на Фиг,2-8 - функциональные схемы блоков устройства.Устройство содержит блок 1 дешифрации команд процессора, блок 2 приема данных, блок 3 формирования сигнала прерывания, выходной 4 и входной 5 информационные регистры, блокб анализа входного кода обратной связи, блок 7 Формирования выходногокода обратной связи, блок 8 передачиданных, выходной 9 и входной 10 управляющие регистры.Блок 1 дешифрации команд процессора (фиг,2) содержит коньюнктор 11(2 И), коньюнктор 12 приема командычтения (2 И), дешифратор 13 адресадвухвходовой, коньюнктор 14 командызаписи информации (2 И), коньюнктор15 команды записи управления (2 И),коньюнктор 16 команды записи режима(2 И), коньюнктор 17 команды записинастройки (2 И), блок коньюнкторов 18команд чтении (3 х 2 И), первый 19,второй 20, третий 21, четвертый 22,пятый 23, и шестой 24 выходы блока,Блок 8 передачи данных содержитблок коньюнкторов (элементов И) 25передачи информационного кода(8 х 2 И), блок коньюнкторов 26 передачи управляющего кода (8 х 2 И),коньюнктор 27 передачи готовности,2 И), блок дизъюнкторов (элементовИЛИ) 28 передачи данных процессору(7 х 2 И), дизъюнктор (элемент ИЛИ)29 передачи готовности процессору(3 ИЛИ), первый 30 и второй 31 входыданных блока, вход 32 готовностиблока И, вход 33 чтения блока.На фиг, 4 показана одна из возможных реализации блока формирования .сигнала прерывания, содержащего коньюнктор 34 разрешения прерывания,триггер 35 разрешения прерывания,вход 36 установки блока, вход 37 кода режима блока, вход 38 записи кодарежима блока,На фиг. 5 показан пример реализации входного информационного регистра5 О 15 20 25 30 35 40 45 50 55 блока и выход 98 сопровождения данных блока,Блок 2 приема данных от процессора представляет собой блок стандартных шинных формирователей, блок 60 65 8 передачи данных процессору является коммутирующей управляемоисхемои, подключающеи к своему выходуодин из трех информационных входовв зависимости от управлюшего сигнала. фиксации, дизъюнктор 4 фиксации(2 ИЛИ), вход 43 данных блока, вход44 записи кода режима блока, вход45 фиксации данных блока и выход46 блока.На фиг. 6 приведены реализациявходного управляющего регистра (буфера) 10, содержащего регистр 47приемника управляющий, триггер 48разрешения фиксации, элемент НЕ 49фиксации, диэъюнктор 50 фиксации2 ИЛИ), вход 51 данных блока, вход52 записи кода режима блока, вход53 Фиксации данных, блока и выход 54блока,Блок б анализа входного кода обратной связи (фиг.,7) содержит регистры 55-58 маски, элемент НЕ 59 группы, элементы И (коньюнкторы) 60 груг, -пы (16 х 2 И), (диэъюнктор) элементИЛИ 61 Формирования готовности(16 ИЛИ), элемент (коньюнктор) 62разрешения готовности (2 И), триггер63 готовности, дешифратор 64 адресарегистра маски, триггер 65 разрешения готовности, вход 66 кода обратнои связи блока, вход 67 данных блока, вход 68 записи кода настройкиблока, выход 69 записи кода режимаблока, вход 70 сброса блока и выход71 готовости блока.Блок 7 формирования выходного кода обратной свэи (Фиг.8) содержитрегистры 72-77 управления, элементыИ (коньюнкторы) 78, 79 и 80 первои,второй и третьей групп, элементы ИЛИ(дизъюнкторы) 81 группы автоматического кода управления (8 х 3 ИЛИ),дешифратор 82 адреса регистра управления, Формирователь 83 импульсовг;,товности, триггер 84 разрешенияуправления ьо записи, триггер 85разрешения управления по чтению,триг.гср 86 разрешения управления по готовности, элементы И (коньюнкторы)87-89 разрешения управления по записи (2 И) по чтению (2 И), и по готовности (2 И), элемент ИЛИ (диэьюнктор) 90 автоматическои записикода управления (3 ИЛИ), вход 91данных блока, вход 92 записи коданастроики блока, вход 93 записикода режима блока, вход 94 выборкикода обратнои связи по готовностиблока, вход 95 выборки кода обратной связи при чтении блока, вход96 выборки кода обратнои связипри записи блока, выход 97 данныхБлок 1 дешифрации команд центральной системы предназначен дляприема команд процессора и формирования по ним внутренних управляющих команд устройства.Блок 2 приема данных связываетвыходную шину данных процессора свнутренней шиной данных устройства,Данные, поступающие из процессора,в зависимости от сопровождающих ихкоманд записи предназначены либодля установки требуемых режимов ра,боты устройства, либо для Настройкиблоков устройства на заданный алгоритм обмена информацией с заданнымустройством ввода-вывода (ВУ),либодля передачи ее в ВУ,15Блок 8 передачи данных центральной системы предназначен дляпередачи данных в процессор по командам чтения, получаемым от ВУ илисформированных внутри устройства 20сопряжения. Блок 3 формированиясигнала прерывания предназначен дляформирования сигнала прерывания,сообщающего процессору о готовностиустройства сопряжения продолжать обмен информацией с Ву. В регистрах(буферах) 4 и 9 формируются двегруппы независимых параллельных каналов передачи данных в ВУ, Разрядность этих регистров определяетсяколичеством линий шины данных. Буфер4 в отличии от буфера 9 имеет двавхода данных и соответственно два вхо.да записи, т.е, кроме функции хранения данных, буфер 9 выполняет функцию мультиплексированию данных, поступающих по первому или второму еговходам, Дьа входных регистра (буфера), информационныи 5 и управляющии10;формируют две группы независимыхпараллельных каналов приема данных 40ВУ. Оба регистра выполняют функциии хранения данных и имеют разрядность,равную разрядности выходных регистровустройства, Входные регистры, крометого, содержат управляющие схемы,позволяющие в зависимости от записанного в них кода режима независиморазрешать или запрещать функцию фиксации данных в этих регистрах.Выходы этих регистров связаны ссоответствующими входами блока 8 передачи данных. Выход регистра 10связан также с входом кода обратнойсвязи блока б анализа входного кодаобратной связи для выполнения функции универсального автономного управления ВУ. Блок б анализа входногокода обратной связи предназначендля определения момента появления назаданных выходных управляющих каналах ВУ, поступающих на регистр 10, 60сигналов заданной формы, формирующихопределенный входной код обратнойсвязи. В момент сформирования заданного кода на выходе этого блока вырабатывается сигнал готовности, обеспе чивающий замыкание внутренней обратной связи, реализующей функцию универсального автономного управления и выполняющий, ряд других независимых функций внутреннего управления. Блок 7 формирования выходного кода обратной связи предназначен для формирования на его выходе данных кода, определяемого сигналами, поступающими по его входам выборки, и для выработки на выходе сопровождения сигнала для переписи этих кодов в выходной управляющий регистр.Устройство работает следующим образом.В исходном состоянии, все внутренние автономные функции устройства запрещены.С точки зрения процессора устрой ство представляет собой два независимо адресуемых выходных регистра 4 и 9 и два входных регистра 5 и 10.По командам записи данных в регистр 4 или 9 данные, поступающие из процессора через блок 2, запоминаются в одном из указанных регистров с помощью сигналов, поступающих по их входам записи данных. По командам чтения данных, поступающим на вход чтения блока 2, информация, снимаемая с регистра 5 или 10, в зависимости от адреса, указанного в команде, поступает в процессор.Функции фиксации данных в регистрах 5 и 10, функции внутреннего автономного управления, а также функция прерывания,не используются. Этот режим идентичен режиму 0 прототипа,Основным режимом работы устроиства является режим с использованием функций, выполняемых блоками б и 7, обеспечивающими режим универсального автономного управления ВУ.По командам записи кода режима блоки б и 7 включаются в работу. Коды режимов поступают по входам данных, независимо разрешая или запрещая формирование сигнала готовности (Гт) блока б и любую из выборок кода обратной связи по соответствующим входным командам выборки в блоке 7.Перед началом обмена информацией блоки б и 7 программно настраиваются на заданный алгоритм управления Ву путем записи в них по соответствующим командам записи кодов настройки, поступающих по входным шинам данных этих блоков. Причем установка режима и настройка устройства осуществляются только один раз,после чего обмен выполняется всего по одной команде чтения или записи ин" формации.По команде записи данных в информационный байт, передаваемый из процессора, помещается в регистр 4. Одновременно по этой же команде осуществляется выборка из блока 7 уп1 равляющего байта запроса ВУ. Послеэтого процессор освобождается отобслуживания устройства.По коду запроса ВУ включается вработу, читая информационный байт,записанный в регистре 4. Закончивцикл работы, ВУ выставляет код подтверждения, проявляюшийся на выходе входного регистра 10 и затем навходе кода обратнои связи блока 6,на выходе которого формируется сигнал готовности ГТ.По этому сигналу в блоке 7 осуществляется выборка нового кода обратной связи, передаваемого в регистр 9, автоматически снимаетсявыставленный запрос, и/или устанавливая при необходимости новый.Одновременно сигнал готовности ГТпоступает в регистры 5 и 10, фиксируяпоступающие в них данные иэ Ву,еслисоответствующие функции, реализуемыев этих регистрах, разрешены кодамирежима. Кроме этого, сигнал готовности поступает на вход ГТ блока 8 ив блок 3, Последнии вырабатывает навходнои управляющей шине процессорасигнал прерывания, если данная функция разрешена кодом режима, предварительно записанным в блок,Процессар узнает о готовностиустройства либо программно (анализируя сигнал ГТ с помошью командычтения ГТ), либо через механизмпрерывания, Получив готовность, процессор выдает следующую команду записи на устройства, передавая очередной информационный байт.Чтение данных, поступающих изВУ в процессор, происходит в следуюшеи последовательности. ВУ выставляет очередной информационныи байт,поступающий в регистр 5, и по однойили нескольким входным управляющимшинам код запроса, поступающий врегистр 10, Код запроса с выхода этого регистра поступает на вход кодаобратной связи блока 6.В момент появления требуемого кода на выходеэтого блока Формируется сигнал готовности ГТ, выполняющий те же функции, как и при записи информации,Из блока 7 выбирается код обратной связи и записывается в выходной управляющий регистр, сообщая ВУо занятости устройства. Воспринявсигнал готовности иэ устройства одним из указанных ранее способов,процессор выдает команду чтения, обеспечивающую передачу через блок 8данных, поступающих из регистра 5.Одновременно из блока 7 выбираетсяновый код, поступающий в регистр9 для указания устройству ввода-вывода об освобождении устройства дляприема следующего информационногобайта.Вход. сброса блока 6 используетсядля сброса установленного внутреннего сигнала готовности после того,как процессор воспринял его. Сбрососуществляется по каждой команде чтения для записи данных из устройства.Описанная структура чтения и записи данных, передаваемых через устройство сопряжения является наиболеехарактерной для большинства Ву,однако не единственно возможной для данного устройства,В частности, всегда независимо отиспользования этой функции можно записать любой код в регистр 9 или прочесть код, хранящийся в регистре 10,не изменяя режимов работы устройства.Любая из внутренних управляющих15 функций функции фиксации данных врегистрах 5 и 10, функция выборки кода обратной связи иэ блока 7 и функция прерывания можетбыть разрешена или эапрешена незави 20 симо от других.Важно отметить отличия, носящиене принципиальный характер, междуданным устройством и устройствомпрототипом.25 В прототипе реализуются три режимаработы, причем в первых двух режимахможно .управлять направлением включения регистров группы А и группы В.Однако для большинства ВУ, имеющихбайтовыи формат передачи данных,обычной конфигурапией устройства сопряжения является конфигурация, со-.держащая один параллельный восьмиразрядный выходной регистр, одинпараллельный восьмиразрядный входнойрегистр для обмена данными и наборвходных и выходных управляющих каналов, содержашии от 2 до 16 линий.Поэтому конфигурация данного устройства зафи.сирована: регистры 4 и40 9 всегда выдают данные на Ву, а регистры 5 и 10 всегда принимают данныеот ВУ, Все регистры имеют одинаковую разрядность,В результате в устройстве возможен широкий набор режимов работы,45перекрывающий все возможные реж.мыипрототипа (кроме двунаправленногорежима), а также создаюший новыевоэможности по управлению широкимклассом ВУ.50 Введенные программно настраиеваемые блоки, блок анализа входного кода обратной связи 6 и блок формирования выходного кода обратной связи 7, делают управляющий режим ра 55 боты устройства Универсальным,В предлагаемом устройстве реализуется внутренняя, автономная, многоканальная с перекрестной коммутацией каналов функциЯ управления.Блок анализа выходного кода обратной связи, предварительно ри огаммно настроенный на заданный код,Рпозволяет зафиксировать момент п оявления определенного фронта сигнала на одном или нескольких входныхканалах входного управляющего регистра. При этом независимо управляются как сами полярности Фронтов,так и номера каналов.Блок 7 формирования выходногокода обратной связи позволяет поодному из входных сигналов выборкиустановить в регистре 9 любой(наперед заданный) код, формируятем самым любой уровень на любомвыходном управляющем канале, В результате автономно (без участияпроцессора) реализуется унйверсальное внутреннее многоканальное сперекрестной коммутацией каналовуправление Ву,Блоки устройства работают следую 15щим образом.Коньюнкторы 11 приема командызаписи и 12 приема команды чтенияблока 1 предназначены для приема суправляющей шины процессора сигналовзаписи и чтения, обращенных к данному устройству, Дешифратор 13 служит для дешифрации. двух линий адресной шины процессора и для управления коньюнкторами 14-17 команд записи и блоком 18 коньюнкторов командчтения, По команде записи, обращеннойк данному устройству, адрес, установленныи на входе дешифратора 13,открывает только один из коньюнкто- З 0ров 1417, В результате сигнал записи с выхода коньюнктора 11 проходитна выход только одного из указанныхконьюнкторов, Формируя только один извнутренних сигналов записи; записиинформации, записи управления, записи режима или записи настройки, Посигналу записи информации, снимаемому с выхода 19 блока, информационный восьмираэрядныйкод с внутренней шины записывается в регистр 4.По сигналу записи управления, снимаемому с выхода 20, этот код записывается в регистр 9. По сигналу записи режима, снимаемому с выхода 21блока, значения отдельных разрядов 45кода, установленного на шине данных,записываются в соответствующие триггеры разрешения блоков 3,5,6 и 7.По сигналу записи настройки, снимаемому с выхода 23 блока 1, значения 50четырех младших разрядов кода шиныданных записываются в один из четырех регистров маски блока 6 или водин из шести регистров управленияблока 7. Прифэтом старшие разряды 55(четыре) кода шины данных используются для адресации одного из этихдесяти регистров. По команде записи также независимо от значения адреса на выходе дешифратора 13 формируется на выходе 24 блока 1 сигнал 60сброса триггера готовности в блоке6. По команде чтения, обращенной кданному устроиству, на втором входеблока 18 коньюнкторов команд чтенияпоявляется сигнал чтения. 65 Блок 18 состоит из трех элементов И, управляемых с выхода дешифратора 13. На выходе блока 18 могут формироваться три сигнала чтения: чтения информации, чтения управления и чтения готовности, определяемые тремя значениями адреса: адреса инФормации, адреса управления и адреса готовности соответственно, Сигнал чтения с выхода 22 блока 1, определяемый адресом информации, управления или готовности, управляет передачей в процессор или информационного кода иэ регистра 39, или управляющего кода из регистра 47, или кода готовности из триггера 63 готовности. Кроме того, по сигналу записи информации или по сигналу чтения, определяемому адресом информации, осуществляются выборка из блока 7 соответствующего управляющего кода и запись его в регистр 9. Блоки 25 и 26 элементов И (коньюнкторов) передачи управляющего кода блока 8 предназначены для передачи в процессор из Ву информационного или управляющего крдов соответственно, Коньюнктор 27 передачи готовности предназначен для передачи в процессор сигнала готовности, формируемого внутри устройства (в блоке 6) по управляющему коду. Передачи чераз указанные блоки 2526 и 27 синхронизируются управляющими сигналами чтения, снимаемыми с входа 33 чтения блока 8. По сигналу чтения, определяемому адресом информации или адресом управления, восьмиразрядный информационный код, поступающии на вход 30 или восьмиразрядный управляющий код, поступающий на вход 31, проходит через блоки 25 или 26 соответственно. Причем младшие 7 раз. - рядов информационного или управляющего кодов поступают на блок 28 дизъюнкторов, а старший восьмой разряд поступает на дизъюнктор 29, на одном из входов которого поступает сигнал готовности, синхронизированный на коньюнкторе 27 сигналом чтения, определяемым адресом готовности.Триггер 35 разрешения прерывания блока 3 предназначен для запоминания одноразрядного признака разрешения формирования запроса прерывания к процессору. Если триггер 35 находится в единичном состоянии, коньюнктор 34 разрешения прерывания пропускает сигнал готовности, снимаемыи со входа 38 установки блока. Если этот триггер находится в нулевом состоянии, коньюнктор 34 закрыт и сигнал готовности блокируется.Признак разрешения записывается в триггер 35 с определенного разряда шины данных, поступающего на вход 36 кода режима, по сигналу записи45 50 55 60 65 режима, поступающему на вход 37 записи коДа режима.Конструктивно регистры 5 и 10 выполнены идентично. Информационный 39 и управляющий 47 регистры приемника служат для приема и хранения кодов, поступающих от ВУ, информационного и управляющего соответственно. Триггеры разрешения 40 и 48, элементы НЕ 41 и 49 и дизьюнкторы 42 и 50 фиксации предназначены для управления защелкиванием по сигналу готовности данных в регистрах 39 и 47 соответственно. Признаки разрешения фиксации (или защел-. кивания) записываются в триггеры 40 и 48 с определенных разрядов шины данных поступающих на входы 45 и 51, по сигналу записи режима,поступающему на входы 44 и 52 записи кодов режима соответственно. Единичные сигналы на выходах триггеров через соответствующие дизъюнкторы поступают на входы регистров, отключая Функцию фиксации. Если на выходах триггеров разрешения - нулевые сигналы, то значения сигналов на входах регистров 39 и 47 определяются сигналом готовности, подаваемым на входы 45 и 53 фиксации данных соответственно, В момент перехода сигнала готовности из нулевого значения в единичное на входах регистровустанавливается нулевои сигнал, Фиксирукщий данные, хранящиеся в этих регистрах.Блок б включает в себя память для хранения кода маски, схему маскирования прямых и инверсных значении разрядов кода обратной связи и схему Формирования выходного сигнала готовности. Четыре четырехразрядных регистра 55-58 маски предназначены для хранения 16-разрядного кода маски, управляющего элементами И 60 маскирования. Коды в регистры записываются с четырех младших разрядов шины данных, снимаемых с входа 67 данных. При этом старшие четыре разряда кода, Снимаемые с этого же входа, поступают на второй вход дешифратора 64, предназначенного для указания номера регистра, в который производит:я запись кода. Запись в регистры синхронизируется сигналом записи настройки, поступающим с входа 68. Схема маскирования выполнена на элементах И 60 и элементе ИЛИ. 61, На выходе которого пропускается дизьюнкция тех прямых или инверсных значений разрядов, снимаемых с входа 66 и с выхода элементов НЕ 59, которым соответствуют единичныс значения разрядов кода маски.Схема формирования выходного сигнала готовности включает в себя триггер 63 и элемент И 62 разрешения готовности. Для фиксации момента появления готовности, т.е, задан 5 0 15 20 25 30 35 40 ного кода обратной связи, может быть; использован стандартный триггер с синхронизирующим входом записи, Выход элемента И 62 в этом случае должен быть подключен к синхронизирующему входу триггера.При единичном значении выходного сигнала триггера сигнал с выхода дизьюнктора 61 проходит через конъюнктор 62 и запоминается в триггере 63, в противном случае этот сигнал блокируется, и следовательно, сигнал готовности на выходе 71 готовности блока б не формируется.Признак разрешения записывается в триггер 65 с определенного разряда шины данных, поступающего на вход 67 блока,по сигналу записи режима, поступающему на вход 69 записи кода режиМа. Триггер 63 сбрасывается по сигналу, поступающему с входа 70 сброса блока.Блок 7 содержит память для хранения выходных кодов обратной связи (управляющих кодов, передаваемых в регистр 9), схему выборки из этой памяти и схему Формирования сигнала записи этих данных в регистр 9. Три пары четырехразрядных регистров управления 72-77 образуют три регистра для хранения восьми разрядных кодов управления при записи, при чтении и по готовности соответственно. Коды в эти регистры записываются с четырех младших разрядов шины данных, снимаемых с входа 91 данных. При этом старшие четыре разряда шины, снимаемые с этого входа, поступают на второй вход дешифратора 82, предназначенного для указания номера регистра, в который производится запись кода. Запись в регистры синхронизируется сигналом записи настройки, поступающим с входа 22 на дешифратор. Схема выборки данных выполнена на трех группах элементов И 78-80 и элементах ИЛИ 81При подаче на входы элементов И 78-80 сигналов выборки с входов 95 и 96 и,с выхода формирователя 83 на выходах этих элементов И и на выходе 97 появятся коды управления по записи, по чтению или по готовности соответственно; Причем формирователь 83 служит для формирования короткого импульса по сигналу готовности, поступающему с входа 94 выборки кода обратной связи по готовности блока.Схема Формирования сигнала записи включает в себя элемент ИЛИ 90, элементы И 87, 88 и 89 и три триггера 84, 85 и 86. При единичных значениях выходных сигналов этих триггеров сигналы, поступающие с входов 96,95 и с выхода формирователя 83, проходят через элементы И 87, 88 и 89 и формируют на выходе элемента ИЛИ 90 и на выходе 98 сиг 1615845155нал для записи кода обратной связи в регистр 9. При нулевых значениях выходных сигналов триггеров формирование сигнала на выходе 98 блока 7 блокируется. Признаки разрешения записываются в триггеры 84,85 и 86 с определенных разрядов шины данных, поступающих на вход 91.Таким образом, область применения устройства расширена за счет предоставления возможности настройки интерферента применительно с конкретными ВУ, подключенными к данному устройству. При этом по сравнению с прототипом устройство имеет более высокое быстродействие. 10 Формула изобретения 1. Устройство для сопряжения процессора с устройствами ввода-вывода, 20 содержащее блок приема данных, блок передачи данных, блок дешифрации, команд процессора; блок формирования сигналов прерывания, выходные и входные информационные и управляющие регистры, причем выход блока приема данных соединен со входом кода режима блока формирования сигнала прерывания, входами данных входного и выходного информационных регистров и входного управляющего регистра и первым входом данных выходного управляющего регистра, первый и второй выходы блока дешифрации команд процессора подключены соответственно ко входам записи данных выходных информационного и управляющего регистров, третий выход - ко входам записи кода режима блока формирования сигнала грерывания и входных управляющего и информационного ре гистров, а четвертый выход - ко входу чтения блока передачи данных, первый и второй входы данных которого соединены соответственно с выходами входных информационного и управляющего 4 регистров, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства, в него введены блок формирования выходного кода обратной связи и блок анализа входного кода обратной связи, причем выход данных и выход сигнала сопровождения данных блока формирования выходного кода обратной связи соединен соответственно со вторым входом данных и входом записи кода обратной связи выходного управляющего регистра,входы выборки кода обратной связи при записи и при чтении, вход записи кода режима и вход записи кода настрой ки - соответственно с первым, четвер- ф 0 тым, третьим и пятым выходами блока дешифрации команд процессора, вход данных - с выходом блока приема дан- ныХ, а выход выборки хода обратной связи по готовности - со входами фиксации данных входных управляющегои информационного регистров, входомустановки блока формирования сигналапрерывания, входом готовности блокапередачи данных и выходом блока анализа входного кода обратной связи,входы записи кода. режима, кода настройки и вход сброса подключены со.ответственно к третьему, пятому ишестому выходам блока дешифрациикоманд процессора, вход данных - квыходу блока приема данных, а входкода обратной связи - к выходу входного управляющего регистра.2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок анализа входного кода обратной связисодержит дешифратор адреса регистрамаски, первый вход которого соединенсо входом записи кода настройкиблока, второй вход - со входоИ данных блока и первыми входами первогочетвертого регистров маски и триггераразрешения готовности, а выходысо вторыми входами соответствующих ре.гистров маски, выходы которых подключены к первым входам элементов Игруппы, вторыми входами соединенныхсо входом обратной связи и входамиэлементов НЕ группы, третьими входами - с выходами элементов НЕ группы,а выходами - с соответствующими входамк элемента ИЛИ, выход которого подключен к первому входу элемента И,вторым входом соединенного с выходом триггера разрешения готовности,второй вход которого является входомзаписи кода режима, а выходом - спервым входом триггера готовности,второй вход и выход которого являются соответственно входом броса и выходом блока,3. Устройство по п,1, о т л ич а ю щ е е с я тем, что блок формирования выходного кода обратной связи содержит шесть регистров управления, первые входы которых подключены к соответствующим выходам дешифратора регистра управления, первым входом соединенного со входом записи кода настройки блока, а вторым - со входом данных блока, вторыми входами регистров управления и первыми входаМи триггеров разрешения управления по записи, по чтению и по готовности, вторые входы которых подключены ко входу записи кода режима блока, а выходы - соответственно к первым входам первого, второго и третьего элементов И, выходами соединенньг: с соответствующими входами элемента ИЛИ, выход которого является выходом сопровождения данных, выходы первого и второго регистров управления соединены с первыми входами соответствующих элементов И первой группы, вторыми входами подключенных ко второму входу первого элемента И и входу выборки кода об10 ратной связи при записи блока, выходытретьего и четвертого регистров управления соединены с первыми входами соответствующих элементов И второй группы, вторыми входами подключенных ко второму входу второго элемента И и входу выборки кода обратной связи при чтении блока, выходыпятого н шестого регистров управления соединены с первыми входамисоответствующих элементов И третьейгруппы, вторые входы которых подключены ко второму входу третьегоэлемента И и через формировательимпульсов ко входу выборки кода обратной связи по готовности блока,выходы элементов И первой - третвейгрупп подключены к соответствующимвходам элементов ИЛИ группы, выходыкоторых являются выходом данныхблока.Источники информации,.принятые во внимание при экспертизе1. Авторское свидетельство СССР9 404088, кл. С 06 Г 9/19, 1970. 2. Суперкомпонент компьютер на одной плате с программируемыми интерфейсами ввода-вывода. "Электроника", 1976, М 3, 28-30 (прототип).