Устройство для контроля микропроцессорной системы

(54).УСТР ПРОЦЕССОР (57) Изоб тельной т Бюл. Р 13авиационный технологи зовано при процессорн печивает к ство СССР00, 1986.во СССР/00, 989. систем с т тения - ра возможност обеспечива ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетелУ 1260960, кл. С 06 РАвторское свидетельВ 1487045, кл. С 06 Р 2ЙСТБО ДЛЯ КОНТРОЛЯ МИКРООЙ СИСТЕМЫетение относится к вычислихнике и может быть испольпостроении надежных микроых систем, Устройство обесонтроль микропроцессорных ремя шинами. Цель изобресширение функциональных ей устройства. Устройство ет обнаружение некорректшхРаспределение по задачам Адресный вход 2 А 3 А 12 Л 11 А 10 А 15 А 4 А 9 а а а а 1 1 1 Стек задачи 7 0 0 0аНе использовано 1 1 10 0 0 УВВ задачи 0 0 0 1 УВВ задачи 1 1 1 0 0 а О 1 1 1 1 1 1 1 УВВ Таблица 2 Выбираемыйинформационный входмультиплек 11 ервый1 0 1 0 1 О 1 1 0 0 0 О 0 1 1 О а а а 0 1 а а а а 1 О 1 1 1 а а а 1 0 а а а 1 1 1 0 1 1 1 1 1 1 10 0.0 0 0 1 0 0 0 0 0 1 а а а 11 а а а01111111 Адресный вход блока 1 памяти А 15, А 14 А 10, А 9 0 0 О 0 0 1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 О 1 1 1 0 0 0 а а а 1 0 1 10 1 1 10 0 0 0 0 1 а а а 1 0 1 1 1 1 1 1 1 0 0 0 0 0 а1 1, УВВ задачи 7 Выход блока 1 памяти Продолжение табл. 11640693 2 Таблица 3 Адресный вход блока 4 памяти ЧТ 3 И ВВ В 11 В ЧТС ЗПС М 11 ПР 11 2 0 О 0 0 1 1 0 00 1 1 0 О 1 1 1 О 0 О 1О О И 1 1 О 1 О О 1 1 0 1 1 0 0 1 1 1 0 1 О 1 1 1 0 О 1 1 111 Уаюгауу Риг 1 0 0 0 1 0 0 0 1 0 О 0 О 0 О О О О 0 0 О 0 О О 0 О О Все остальные 0 0 0 0 О 0 0 0 О 1 0 0 О 1 0 О О 1 0 0 О 0 О О О О О комбинации Выходные сигналы блока4 памяти1640693 ад ипил фе ,гаЮ дБ/Х/77 Ц иг.З Редактор В.Дан аз 1017 Тираж 415 11 одписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб д. 4/5 Производствен ательск Р//р 8 5(8 ы 8 дма дюж рег. Составитель Д. Ванюхино Техред С.Мигунова Корректор Н.Ревска бинат "Патент", г. Ужгород, ул. Гагарина, 1640693 обращений к различным устройствам,а также обнаружение некорректных ситуаций, связанных с ложными обращениями в пределах одного устройстваконтролируемой системы, и дает возможность для контроля за нормальнымфункционированием мультипрограммныхвычислительных систем в процессе решения всех задач. При наличии любойнекорректной ситуации в контролируемой системе активизируется выходошибки устройства, который может использоваться различным. образом, наИзобретение относится к вычислительной технике и может быть исполь" 20 зовано при построении надежных микропроцесСорных систем.Цель изобретения - расширение функциональных возможностей за счет возможности обнаружения некорректных си туаций, связанных с ложными переходами от одной задачи к другой в пределах одного устройства контролируемой системы и возможности контроля за корректным выполнением задач в мульти программной микропроцессорной системе. На Фиг.1 изображена структурнаясхема устройства; на Фиг.2 - схемавычислительного процесса в мультипрограммной микропроцессорной системе и схема алгоритма планировщика задач; на Фиг.3 - временные диаграммы функционирования устройства.Устройство для контроля микропроцессорной системы содержит первый блок 1 постоянной памяти, адресный вход 2 устройства, мультиплексор 3, второй блок 4 постоянной памяти, первый информационный вход 5 устройства, , первый элемент ИЛИ 6, первый элемент И 7, второй элемент ИЛИ 8, первый триггер 9, выход 10 ошибки устройства, вход 11 сброса устройства, схему50 12 сравнения, второй элемент И 13 и третий элемент И 14, третий элемент ИЛИ 15, регистр 16, второй информационный вход 17 устройства, первый дешифратор 18, второй триггер 19, второй дешифратор 20, регистр сдвига 21, вход 22 "Прерывание текущей задачи" устройства. пример подключаться к входу запроса прерывания процессора системы. Это обеспечивает переход к подпрограмме обработки прерывания по ошибке с целью принятия необходимых действий. Устройство для контроля микропроцессорных систем содержит блоки, и 4 постоянной памяти, мультиплексор 3Ф дешифраторы 18 и 20, регистр 16, регистр 21 сдвига, схему 12 сравнения, триггеры 9 и 19, элементы И 7, 13 и 14, элементы ИЛИ 6, 8 и .15. 3 ил.3 табл. Предлагаемое устройство обеспечивает контроль наиболее распространенной микропроцессорной системы (М 11 С) с тремя шинами: шиной адреса, шиной данных и шиной управления. Для обеспечения контроля микропроцессорной системы вход 5 предлагаемого устройства подключается к управляющей шине, вход ,17 - к шине данных контролируемой системы, вход 2 - к старшим разрядам ее адпесной шины, вход 11 сброса - к цепи сброса микропроцессора, вход 22 - к выходу системного таймера или другого устройства, инициирующего.прерывание текущей задачи, а выход сигнала ошибки 10 может подключаться к входу запроса прерывания микропроцессора или использоваться другим образом. В общем случае контролируемая микропроцессорная система содержит память программ (1 Ш), размещаемых чаще всего в ПЗУ, память данных (1 Щ) и стек, размещаемых в ОЗУ, и устройства ввода-вывода (УВВ), При работе мик" ропроцессорной системы в мультипрог." раммном режиме каждая задача независимо от других имеет персональную память программ, память данных и стек, размещаемых в общем ПЗУ и ОЗУ, а также персональные УВВ. На стадии про" граммирования программист должен распределить зону адресного пространства микропроцессора и закрепить за каждым из устройств системы и каждой задачей определенную адресную зону. При этом, как правило, часть адресного пространства остается неиспользованнои.6406936нии микропроцессора к неиспользуемой зоне адресного пространства, что соответствует безусловной ошибке в контролируемои М 11 С5 Таблица истинности блока 1 постоянной памяти приведена в табл.2.г Таким образом, при обращении мик 1 Оропроцессора к какому-либо конкретному устройству системы на первом выходе блока 1 постоянной памяти формируется соответствующий код, и мультиплексор 3 выбирает соответствуюший информационный вход, подключенный к одному из выходов блока 4 постоянной памяти, вход которого подключен к управляющей пине 5 контролируемой системыВ состав шины управления типовоймикропроцессорной системы входят следующие сигналы, осуществляющие обращения к ее устройствам: тение памяти (ЧТ); запись в память (311), ввод(ВБ), вывод (Б 11 Б), чтение стека (ЧТС),запись в стек (311 С), чтение первогобайта команды (М), подтверждениепрерыв ания (1 111 Р),Для обращения к внешним устройствам все эти сигналы стробируются соответствующими строб-сигналами микропроцессора "Прием" (М 1 И) или "Выдача" (11 К 11 Е). Сигнал М 1 присутствуетв шине управления и в стробированноми в нестробированном виде.Совершенно очевидно, что при нормальном функционировании системы микропроцессор генерирует управляющиесигналы в строгом соответствии с устройством, к которому обращается. Нарушение этого соответствия свидетельствует об отказе или сбое в системеи является некорректной ситуацией приобращении к данному устройству. Блок4 постоянной памяти обеспечивает кодирование этих ситуаций в соответствии с допустимыми комбинациями управляющих сигналов.Таблица истинности блока 4 постоянной памяти приведена в табл.З.,При таком составе контролируемой МПС устройство, в котором осуществляется обращение, может быть указано двухразрядным кодом, а номер выполняемой задачи - трехразрядным кодом. Перекодирование входного кода 45 на старших разрядах шины 2 адреса в код, указывающий тип выбираемого устройства и номер задачи, осуществляется блоком 1 постоянной памяти. Для этого в нем по соответствующим адресам хранятся коды устройства МПС и номеров задач. Пусть код ПЗУ 00, код ОЗУ 01, код стека 10, код УВБ 11, а код номера задачи является двоичным эквивалентом ее десятичного номера. Тогда в блоке 1 постоянной памяти должны храниться коды в соответствии с табл.2Второй выход блока 1 памяти активируется лишь при обраще 5 1Для обращения к конкретному устрой ству и конкретной задаче микропроцессор формирует на нине адреса соответствующий код, обеспечивающий активацию этого устройства и выбор требуемой задачи. Дпя упрощения селекции выбираемого устройства распределение адресов осуществляется таким образом, чтобы по старшим разрядам адреса можно было бы определить устройство, к которому осуществляется обращение. Количество используемых для этого старших разрядов определяется минимальным объемом адресного пространства, закрепляемого за каким-либо устройством микропроцессорной системы. Пусть, например, для идентификации выбираемого устройства системы использовано 4 разряда А 5 - А 2 адресной шины. Тогда для идентификации задачи могут использоваться либо отдельные кодовые комбинации разрядов А 15-А 12, либо дополнительные разряды, например, А 11 А 9 в случае, если кодовых комбинаций разрядов А 5-А 12 недостаточно для идентификации всех задач. Количество дополнительных разрядов выбирается исходя из количества задач, реализуемых в мультипрограммной МПС.Распределение адресного пространства, выполненное для случая реализации в мультипрограммной системе восьми задач и всех возможных ситу - аций использования дополнительных разрядов адресной шипы для их идентификации, приведено в табл.1. Каждый разряд выходного кода блока 4 постоянной памяти соответствует определенному устройству контролируемой микропроцессорной системы (У ПЗК, У - ОЗУ, У - стек, Уэ - устроиства ввода-вывода). Единицы в правой части табл.З соответствуют некорректным, а нули - корректным синтаксичес 1640693ким ситуациям. Например, для ПЗУ некорректными входными сигналами являются ЗП, ВВ, ВЫВ, ЧТС, ЗПС.Для выявления некорректных обран5 дении к устройствам контролируемой МПС необходимо значения выходного кода блока 4 постоянной памяти сопоставить с устройством, к которому осуществляется обращение по адресной шине 12 в текущий момент времени. Это осуществляется мультиплексором 3.Для обеспечения контроля за .корректным выполнением текущей задачи в мультипрограммной МПС используются 15элементы 12-22 устройства и связи между ними. Регистр 16 служит для запоминания номера задачи, подлежащей выполнению. Схема 12 сравнения обеспечивает сравнение планируемого и фактического номеров выполняемой задачи. Триггер 19 и элемент И 13 служат для разрешения и запрета контроля при корректном переходе от одной задачи к другой. Дешифратор 18 выделяет адресные сигналы для обращения к регистру 16 и триггеру 19. Дешифратор 20 декодирует код команды передачи управления очередной задаче на шине 17 данных контролируемой МПС. Регистр 21 30 сдвига выполняет роль цифрового элемента задержки до окончания выполнения команды передачи управления очередной задаче. Элементы И 7 и 14 служат для обеспечения оценки состояния контролируемой системы в момент действия стробирукццих сигналов микропроцессора "Прием" и "Выдача". Факт воз" никновения ошибок в контролируемой МПС фиксируется триггером 9. 40Устройство работает следующим образом.При нормальной работе контролируемой микропроцессорной системы исполняемые команды синтаксически кор ректны, При этом состояния адресной и управляющей шин системы строго со ответствуют одно другому, Блок 1 постоянной памяти устанавливает на управляющих входах мультиплексора 3 код 50 устройства, к которому идет обращение, и выбирается соответствующий информационный вход этого мультиплексора табл.2). Одновременно на адресный вход блока 4 постоянной памяти с шины 5 управления поступает ожидаемая .комбинация сигналов У - Уэ (табл.З). При корректном обращении на выбранном информационном входе мультиплексора 3 и, следовательно,на его выходе всегда присутствуетуровень логического нуля, В результате этого в момент появления стробирующих сигналов микропроцессора "Прием" и "Выдача" элемент И 7 закрыт,что предотвращает формирование сигнала на его выходе. При этом триггер9 остается в исходном нулевом состоянии, установленном перед началом работы устройства через вход 11 сброса,При исполнении микропроцессорнойсистемой программ в результате сбояили отказа ее элементов возможно возникновение некорректной ситуации приобращении к какому-либо устройствусистемы. К таким ситуациям относятсяпопытка извлечения команды из зоныоперативной памяти в результате сбояпрограммного счетчика процессора, попытка записи числа в зону ПЗУ в ре-зультате сбоя косвенного адреса илиотказа одной из лиШи адресной шиныи т,п,При возникновении подобной некор,ректной ситуации работа устройстваописывается следующей последовательностью событий. Блок 1 постоянной памяти устанавливает на управляющихвходах мультиплексора 3 код устройства микропроцессорной системы; к которому должно производить обращение,Благодаря этому среди информационных входов мультиплексора 3 выбирается тот, который связан с соответствующим выходом блока 4 памяти. Принекорректной ситуации код адреснойзоны выбираемого устройства не соответствует комбинации управляющих сигналов на шине 5 управления. Поэтомуна выбранном информационном входемультиплексора 3 и его выходе всегдаприсутствует логическая единица(табл.З), и в момент действия стробирующих сигналов микропроцессора"Прием" или "Выдача" на выходе элемента И 7 появляется сигнал, свидетельствующий об ошибке. Этот сигналпоступает на установочный вход триггера 9, переводя его в единичное состояние. В результате этого на выходе10 ошибки устройства появляется активный уровень, свидетельствующий обошибке, т.е. о возникновении отказаили сбоя в контролируемой системе,В рассмотренном типе некорректных синтаксических ситуаций комбинация управляющих сигналов на шине 5управления является корректной, а некорректно ее сочетание с адресом на адресной шине 2 системы. Однако кроме подобных некорректных ситуаций часто в результате отказов или сбоев возникают некорректные синтакстические ситуации, связанные с непоявлением,ожидаемого управляющего сигнала, необходимого для обращения к выб ранному устройству, что нарушает нормальное функционирование микропроцессорной системы. Для обнаружения некорректных ситуаций, связанных с непоявлением ожидаемых управляющих сигна лов, в ячейку блока 4 постоянной памяти по нулевому адресу, соответствующему отсутствию сигналов управления, записаны единичные значения всех выходных сигналов Уо - У (табл.3),20 В результате этого при непоявлении ожидаемого управляющего сигнала в момент действия стробирующих сигналов микропроцессора "Прием" или "Выдача" на адресном входе блока 4 памяти устанавливается нулевой код, что обеспечивает появление логической единицы на выходе мультиплексора 3 независимо от состояния его управляющего входа. При этом на выходе элемента И 7 появляется сигнал, переключающий триггер 9 в единичное состояние, что вызывает формирование активного уровня на выходе 10 ошибки устройства. Аналогичным образом устройство работает при появлении любой некорректной комбинации управляющих сигналов (табл.3).Активный уровень на выходе 1 О ошибки устанавливается также и при обра- д щении в контролируемой системе к неиспользуемой зоне адресного пространства. В этом случае на втором выходе блока 1 постоянной памяти появляется уровень логической единицы (табл,2), поступающий на вход стробирования мультиплексора 3. Это запрещает работу мультиплексора 3, устанавливая на его выходе уровень логической единицы, В результате этого элемент И 7 открывается, и стробирующий сигнал "Приемп или "Выдача" с выхода элемента ИЛИ 6 в момент очередной оценки состояния системы проходит на установочный вход триггера 9, устанавливая его в единичное состояние.Рассмотренный механизм контроля обнаруживает некорректные обращения к устройствам контролируемой МПС (например, обращение к 11 ЗУ по шине адреса и одновременное обращение к ОЗУ пошине управления), а также отсутствиеожидаемых обращений к этим устройствам, Однако в мультипрограммных М 11 Свозможны некорректные ситуации, связанные с ложным переходом в результате сбоя или отказа элементов системы от одной задачи к другой в пределах одного устройства МПС, Например, если в результате сбоякосвенного адреса происходит ложный переход от памяти данных одной задачи к памяти данных другойзадачи, то механизм контроля не обнаруживает этот факт, так как и втом и в другом случае осуществляется корректное обращение к ОЗУ. Дляобнаружения подобных ситуаций, связанных с ложным переходом от однойзадачи к другой в пределах одногоустройства МПС, перед передачей управления очередной запачг ;, регистр16 загружается ее номер, а в процессе выполнения этой задачи осуществляется постоянное сравнение этого номера с номером фактически выполняемой задачи, поступающим с третьеговыхода блока 1 постоянной памяти Передача управления очередной задаче в мультипрограммных М 11 С реализуется с помощью планировщика задач. Последовательность выполнения задач также выбирается планировщиком задач путем реализации установленной дисциплины приоритетного обслуживания задач. При простейшем циклическом планировании время процессора предоставляется каждой задаче по очереди до достижения естественной точки при" остановки. В качестве такой точки часто используется окончание выделенного интервала времени для текущей задачи. 11 ри этом выполнение текущей задачи прерывается по сигналу системного таймера, и управление передается планировщику задач. Планировщик задач определяет номер очередной задачи, подлежащей выполнению, и передает ей управление. На фиг.2 а приведен общий алгоритм функционирования мультипрограммной МПС дпя случая простейшего циклического планирования. После обслуживания всех задач управление передается вновь первой задаче и ее решение продолжается, с точки приостановки и т.д.Каждая задача. в мулътипрограммной МПС выполняется независимо от других и имеет свою программную память и память данных. Поскольку задачи автономны, то у каждой должен быть и свой стек, в котором запоминается содержимое регистров микропроцессора при прерывании текущей задачи. Исходя из этого, типичными функциями планировщика задач являются сохранение состояния приостановленной задачи и восстановление состояния очередной задачи с передачей управления ей, Использование предлагаемого устройства для контроля функционирования мульти- программной МПС требует от планировщика задач выполнения дополнительных функций по управлению устройством контроля. На фиг.2 б приведена схема алгоритма планировщика, работающего с предлагаемым устройством контроля, Очевидно, что дополнительные функции планировщика задач очень просты и заключаются в загрузке номера очеред .ной задачи в устройство контроля, а также разрешении и запрете контроля при переходе от одной задачи к другой, Планировщик задач представляет собой обычную программу, и поэтому для обеспечения Контроля за его функционированием целесообразно считать, что он является одной из задач, реализуемых в мультипрограммной МПС, например задачей. с номером О.35Рассмотрим процесс работы предлагаемого устройства во взаимодействии с планировщиком задач, начиная с момента прерывания текущей задачи (см. временные диаграммы на фиг.З). Пре рывание текущей задачи в простейшем случае осуществляется по сигналу системного таймера, поступающего на вход 22 устройства (фиг,З,интервал времени Т 2), При этом программно вызывается планировщик задач, а триггер 19 аппаратно устанавливается в нулевое состояние, запрещая контроль за соответствием задач во время перехода от одной задачи к другой, Пос ле очередного вызова планировщик задач реализует алгоритм, изображенный на фиг.2 б.Дпя обеспечения более полного контроля эа работой самого планировщика задач в этом алгоритме преЖде всего осуществляется загрузка в регистр 16 устройства контроля номера задачи, выполняющей функции планировщика.Для этого на шине адреса, подключенной квходу 2 устройства контроля, устанавливается адрес регистра 16, на шинеданных, подключенной к входу 17, формируется код номера планировщика и генерируется сигнал "Вывод" (при изолированном интерфейсе контролируемойМПС), поступающий на вход стробирования дешифратора 18, В результатеэтого на втором выходе дешифратора 18появляется импульс, обеспечивающийзапись номера планировщика в регистр16. После этого, аналогичным образом,осуществляется запись единичного значения в триггер 19, выходным сигналом которого открывается элемент И 13и разрешается контроль за соответствием задач в мультипрограммной МПС(фиг.З, интервал ТЗ). После этогопланировщик задач переходит к сохранению состояния прерванной задачи ивосстановлению состояния очереднойз адачи,Однако такой алгоритм допустимлишь в МПС, построенных на базе микропроцессоров, имеющих команду прямого вывода непосредственных данных,в которой и адрес порта и выводимыеданные указываются в команде. Еслиэто условие не выполняется, то планировщик задач должен прежде всегосохранять состояние прерванной задачи и лишь затем загружать свой номер в регистр 16 и разрешать контроль.Это обусловлено тем, что при отсутствии команд прямого вывода непосредственных данных операция записи числа в порт вывода осуществляется с использованием какого-либо регистра микропроцессора, все из которых могут быть заняты прерванной задачей.После восстановления состояния очередной задачи планировщик задач должен передать ей управление. Однако для обеспечения контроля за корректным выполнением этой задачи необходимо прежде всего загрузить в регистр 16 ее номер. Для предотвращения факта обнаружения ложной ошибки в процессе перехода от одной задачи к другой необходимо перед загрузкой номера очередной задачи запретить контроль за соответствием задач путем установки в нулевое состояние триггера 19. В противном случае ошибка обязательно обнаруживается, так как в регистр 16 записывается номер очередной задачи, а в течение некотороговремени еще продолжается работа планировщика, являющегося другой задачей. Поэтому после восстановления состояния очередной задачи планировщик5 задач в соответствии с алгоритмом (фиг.26) и аналогично рассмотренному записывает в триггер 19 нулевое значение, запрещая контроль, а в регистр 16 - номер очередной задачи, подготавливая предлагаемое устройство к контролю за корректным выполнением этой задачи.Передача управления очередной задаче реализуется в планировщике задач 5 путем выполнения команды возврата подпрограммы, обеспечивающей загрузку программного счетчика микропроцессора из стека данной задачи по восстановленному значению ее указателя стека. Например, для микропроцессоров КР 58 ОВМЯОА и К 1821 ВМ 85 А такой командой является команда ВЕТ. После выполнения этой команды и перехода к очередной задаче триггер 19 должен 25 быть установлен в единичное состояние, что разрешает контроль за соответствием задач. Однако программное управление триггером 19 в этом случае нецелесообразно и невозможно, так З 0 как при повторном вызове очередной задачи она может продолжаться с произвольной точки. Это исключает возможность включения в прикладные задачи Функций управления триггером 19. Поэтому в предлагаемом устройстве установка триггера 19 в единичное состояние при передаче управления очередной задаче реализуется аппаратным образом. Для этого дешифратор 20, стробируемый сигналом М 1, обнаруживает на шине,17 данных контролируемой МПС код команды возврата из подпрограммы (например, ВЕТ), что свидетельствует о начале передачи управ ления очередной задаче. При этом активируется выход дешифратора 20, и младший разряд регистра 21 сдвига устанавливается в единичное состояние (фиг.З, интервал Т 4), Фиксируя начало50 передачи управления.Так как триггер 19 должен быть установлен в единичное состояние после Фактической передачи управления очередной задаче, т.е. после полного вы 55 полнения команды воз врат а из подпро-граммы,то регистр 21 сдвигавыполняет функции цифрового элемента задержки на количество машинных циклов, необходи" мых для завершения этой команды. В каждом машинном цикле выполнения команды возврата микропроцессор генерирует сигнал "Прием", вызывающий Формирование сигнала чтения информации из стекла и сдвигающий единичное значение в очередной разряд регистра 21 сдвига. В результате этого в последнем машинном цикле единичное значение появляется в последнем разряде регистра 21, что обеспечивает установку триггера 19 в единичное значение непосредственно перед началом выполнения очередной задачи.Если в процессе выполнения очередной задачи контролируемая МПС функционирует нормально (Фиг.З, интервал Т 5), то на ее шине адреса постоянно присутствуют адреса, закрепленные за этой задачей (табл,2). Благодаря этому. на третьем выходе блока 1 постоянной памяти постоянно находится те - кущий номер исполняемой задачи, совпадающий с номером, загруженным в регистр 16 перед передачей управления этой задаче. Схема 12 сравнения определяет равенство этих номеров и формирует на своем выходе нулевой уровень, запирающий элементы И 13 и 14. Это блокирует канал Формирования ошибки несоответствия задач в мультипрограммной М 1 С.В дальнейшем работа предлагаемого устройства при отсутствии ошибок совершенно идентична описанному. Вновь возникает прерывание текущей задачи (фиг.З, интервал ТЬ), вызывается планировщик задач и т.д.При первоначальном запуске контролируемой М 11 С сигнал системного сброса, поступающий на вход 11, обеспечивает исходное состояние предлагаемого устройства (Фиг.З, интервал Т 1), После этого управление также передается планировщику задач. При первом вызове планировщик задач обеспечивает первоначальную инициализацию всех задач (на Фиг.26 не показано). При этом он реализует алгоритм, который может быть получен из алгоритма Фиг.26 путем замены блока "Сохранение состояния прерванной задачи" блоком "Первоначальная инициализация всех задач". В процессе первоначальной инициализации задаются начальные значения указателей стеков всех задач, а также состояния всех регистров и программного счетчикамикропроцессора. После этого планировщик задач передает управление первой задаче и т.д. При первоначальномвызове планировщика задач предлагае 5мое устройство работает совершенноидентично описанному, обеспечивая контроль за функционированием мультипрограммной М 11 С и в этом случае.Ксли же в процессе выполнения оче 10редной задачи в результате отказа илисбоя элементов системы осуществляется ложный переход от одной задачи кдругой в пределах одного устройстваконтролируемой МПС, то на ее шине адреса появляется адрес, не соответствующий исполняемой задаче. При этомна третьем выходе блока 1 постояннойпамяти появляется текущий номер, указывающий задачу, к которой произошлонекорректное обращение, Этот номеротличается от номера, хранящегосяв регистре 16, что фиксируется схемой12 сравнения. На ее выходе повляетсяединичный уровень, При разрешенном 25контроле за соответ:твием задач этообеспечивает формирование единичногоуровня на выходе элемента И 13 и отпирание элемента И 14, В момент очередной оценки состояния в контролиру Оемой МПС стробирующий импульс с выхода элемента ИЛИ 6 проходит на выходэлемента И 14 и через элемент ИЛИ 8на установочный вход триггера 9. Приэтом триггер 9 устанавливается в единичное состояние, фиксируя ошибку вконтролируемой М 11 С (фиг.3, интервалТ 7), что обеспечивает активированиевыхода ошибки 10 устройства.Выход 10 ошибки устройства может 40соединяться с входом запроса прерывания микропроцессорной системы. Вэтом случае при возникновении ошибкивыполнение текущей программы прерывается, и система переходит к выполнению программы обработки прерыванияпо ошибке. Программа обработки прерывания по ошибке может предусматривать восстановление процесса, нарушенного сбоем, может иметь диагностический характер (выявление причиношибки) или, в простейшем случае, обеспечивать останов нарушенного процесса.Таким образом устройство обеспе 955чивает обнаружение некорректных ситуаций, связанных с ложными переходами от одной задачи к другой в пределах одного устройства (ПЗУ, .ОЗУ,стека или УВВ) контролируемой системы, и возможность контроля за корректным выполнением задач в мульти- программной М 11 С. Все это определяет более широкие функциональные возможности устройства и существенно расширяет возможности его применения для контроля функционирования современных вычислительных систем.Формула изобретенияУстройство для контроля микропроцессорной системы, содержащее два блока постоянной памяти, мультиплексор, три элемента И, три элемента ИЛИ, схему сравнения, первый триггер, причем адреСный вход первого блока памяти соединен с входом адреса устройства для подключения к шине адреса контролируемой микропроцессорной системы, выход первого поля первого блока постоянной памяти соединен с адресным входом мультиплексора, информационный вход которого соединен . с выходом второго блока постоянной памяти, адресный вход которого соединен с первым информационным входом устройства для подключения к шине управления контролируемой микропроцес-, сорной системы, вход стробирования мультиплексора соединен с выходом второго поля первого блока постоянной памяти, входы первого элемента ИЛИ соединены с входами приема и выдачи первого информационного входа устройства для подключения к шине управления контролируемой микропроцессорной системы, выход первого элемента ИЛИ соединен с первым входом первого элемента И второй вход которого соединен с выходом мультиплексора, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход которого соединен сБ-входом первого триггера, выход которого является выходом ошибки устройства, Е-вход первого триггера соединен с входом сброса устройства, выход схемы сравнения соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, выход третьего элемента И соединен с вторым входом второго элемента ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональ1640 б 93 20 Таблица 1 Распределение по задачам Устройство ИПС1 П 1 задачи 0 ПП задачи 1 0 0О 1 0 0 0 О ПЗУ Ф о о 1 П 1 задачи 7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 О 1 1 1 0 0 0 1 0 0 0 ПД задачи О ПД задачи 1 1 0 1 0 1 О 1 О ПД задачи 2 О 0 0 1 0 1 1 0 ОЗУ о 1 0 0 о О 1 1 О 0 О 1 ПД задачи 5 0 0 1 1 0 1 1 0 О 0 1 ПД задачи 7 1 . 0 1 0 1 01 1 Стек задачи 0 Стек задачи 1 Стек ных возможностей устройства путемобеспечения возможности обнаружениянекорректных ситуаций, связанных сложными переходами от одной задачи кдругой в пределах одного устройстваконтролируемой системы, и возможностиконтроля за.корректным выполнениемзадач в мультипрограммной микропроцессорной системе, оно содержит регистр,два дешифратора, второй триггер ирегистр сдвига, причем адресный входустройства для подключения к шине адреса контролируемой микропроцессорнойсистемы соединен с информационнымвходом первого дешифратора, первый ивторой выходы которого соединены свходами стробирования соответственновторого триггера и регистра, информационный вход которого и информационный вход второго дешифратора соединены с вторым информационным входомустройства для подключения к шинеданных контролируемой микропроцессорной системы, выход второго дешифратора соединен с информационным входом регистра сдвига, выход последнегоразряда которого соединен .с Б-входом Адресный вход 2Т 1 Г ) Г А 15 А 14 А 13 А 12 А 11 А 10 А 9 второго триггера, выход которого соединен с вторым входом второго элемента И, информационный вход второготриггера соединен с входом младшегоразряда второго информационного входаустройства для подключения к шинеданных контролируемой микропроцессорной системы, входы сброса регистра ирегистра сдвига и первый вход третьего элемента ИЛИ подключены к входусброса устройства, вход прерываниятекущей задачи которого соединен свторым входом третьего элемента ИЛИ,выход которого соединен с К-входомвторого триггера, выход третьего поля первого блока постоянной памяти ивыход регистра соединены соответственно с первым и вторым информационнымивходами схемы сравнения, входы стробирования первого дешифратора, регистра сдвига и второго дешифраторасоединены соответственно с входамивывода, приема и чтения первого байта команды первого информационноговхода устройства для подключения кшине управления контролируемой микропроцессорной системы.