Мажоритарно-резервированная магистральная модульная вычислительная система

(57) И ли тель менени иых си . рение счет р Систем чис прв. асшиза ей. 93 ов,улей,елей,го рн Х,С+стойстеВ., Мэйбтем Ся отказосорных сО, октяб тиг бло льд в ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) МАЖОРИТАРНО-РЕЗЕРВИРОВАНГИСТРАЛЬНАЯ МОДУЛЬНАЯ ВЫЧИСЛИТСИСТЕМА Изобретение относится к вычислительной технике и может найти применение при построении систем обработки инФормации высокой надежности.Цель изобретения - расширение функциональных воэможностей за счет резервирования активных модулей,На фиг. 1, 2.приведена структурная схема предлагаемой мажоритарно- . резервированной магистральной модуль" ной вычислительной системы 1 ва -фиг, 3, 4 " структурная схема синхронизатора; на фиг. 5 - Функциональная схема узлов синхронизации сигна лов синхроимпульсов активного уст" ройстна ввода, синхроимпульсов пассивного устройства, требования пря-. мого доступа, требонания прерывания, предостанления прямого доступа, предоставления прерывания и подтверждезобретение относится к выной технике, и может найтие при построении высоконадстем. Цель изобретения -функциональных возможностеэервирования активных моа состоит иэ блоков голосния, синхронизаторов, процессорактивных модулей, пассивных модблоков магистральных Формироватрегистра адреса данных, тактовогенератора, Цель изобретения доется эа очет обнаружения ошибокком голосования и включения отдного синхронизатора на каждую исистему. 2 з.п. Ф-лы, 11 ил. ния выбора; на фиг, 6 - Функциональ:ная схема узла синхронизации сигнало вывода; на фиг. 7 - Функциональная схема узла Формирования задержанных ,упранляюших сигналов; на фиг, 8," функциональная схема блока голосования; на фиг. 9 - временная диаграмма магистральныхксигналов резервируемой подсистемы при ошибке в операции "Ввод"; на фиг, 10 - временная диаграмма магистральных сигналон при ошибке н выполнении операции "Запись"; на фиг. 1 - временная диаграмма прерывания программы при ошибке в формировании вектора прерывания.Мажоритарно-резервированная магистральная модульная вычислительная система (см. Фиг. 1, 2) содержитИ параллельно и синхроннс работающих145764резервируемых подсистем, в составкаждой иэ которых входят блокголосования, синхронизатор 2, щоцессор 32 активных модулей 4а пассивных модулей 5, блок 6 магистраль"5них формирователей блока голосовайияблоки 7 у магистральных формирователей процессора, блоки. 7 з,-7 ма"гистральнцх формирователей активныхмодулей, .блоки 7,-,7, магистральныхформирователей пассивных устройств,регистр 8 адреса данных.и тактовыйгенератор 9,Синхронизатор (см. фиг. 3, 4) содержит узлы 10,-А синхронизациисигналов соответственно синхроимпульсов активного устройства ввода, синхронмпульсов пассивного устройства,требования прямого доступа, требования прерывания, предоставления прямого доступа, предоставления прерывания, подтверждения выбора, узел 1 1синхронизации сигналов в вывод,элементы ИЛИ 12-16 элементы И 17-24, 25элементы задержки 25-29, элементы НЕ30-31 и узел 32 формирования задержанных управляющих сигналов.Узлы 1 О,"108 (см. фнг. 5) содержатэлемент голосования 33, элемент И 3034, элемент, задержки 35, элемент И36 и элемент ИЛИ 37,Узел .11 (см. фиг. 6) содержит элемент голосования 38, элемент И 39элемент задержки 40, элемент И 41,элемент ИЛИ 42 и элемент НЕ 43.Узел 32 формирования задержанныхуправляющих сигналов (см. фиг. 7)содержит элементы И 44-48, элементызадержки 49-52, элементы НЕ 53-55 и 40триггеры 56,-59. На шинах 71 адрес/данные (ДА)(см. фиг. 1, 2) активный модуль илипроцессор устанавливает адрес и вц"ставляет сигнал 72 синхронизации ак"тивного устройства (СИА). После прихода К н более сигналов 72 СИА навход узла 10 синхронизации (см.фиг. 3, .4) на его выходе появляетсясигнал 73 СИАГ, который через элементИЛИ 12 формирует сигнал 74 "Строб,ошибки", подаваемый в блокголосования (см, фиг. 8). Сигнал СИАГ задерживается элементом задержки 25на время анализа ошибки в блоке 1голосования. После установления ответного сигнала 75",Ошибка" ,формирователи 7 неверно. работающей подсистемы переключаются на прием данных,и, значит, прекращается выдача неверного адреса из неисправного актив-,ного модуля 4 нли процессора 3 намагистраль, Одновременно по сигналу75 "Ошибка" осуществляется записьадреса в регистр 8 адреса данных иоткрываются для передачи данных навины 71 формирователя 6, исправляятем самым неверное значение кодаадреса (первая заштрихованная область на фнг. 9); "Ошибка" 75 поступает также н узел 32 формированиязадержанных управляющих сигналов син"хронизатора 2 (см. фиг.,7). В узел32 сигнал 75 через элемент И 45 итриггер 57 формирует сигнал 76 "Запрет СВ", который через элементНЕ 31 запрещает прохождение задержанного сигнала 73 СИАГ и сигнала 77"Ввод Х", С задержкой, необходимойдля установки правильного адреса,узлом 32 через элемент 52, элементИ 44 и триггер 56 формируется сигнал 78, который через элемент ИЛИ 13вызывает появление магистральногОсигнала 79 СИАМ. По сигналу 79 фик"сируется появление "своего", адресана шинах 71 в схемах управления того из модулей 4 и 5, которому этотадрес соответствует и с которым та-ким образом устанавливается магистральный обмен,Блок 1 голосования 1,см. фиг. 8).содержит и (и разрядность блока) эле"ментов 60 голосования, элемент ИЛИ61, элементы задержки 62, 63, элемен 45ты НЕ 64-66, элементы И 67, 68, элемент ИЛИ 69 н триггер 70,Позициями 71-99 на фиг. обозначены шины передачи сигналов управления.,В качестве штатных протоколов50могут быть выбраны стандарты обменав любой нз известных магистральных,систем Переход от одного стандарта,к другому потребует изменения работысинхронизатора. 2,11Рассмотрим работу системы на примере широко распространенного интерфейса микро-ЭВМ "Электроника",34На фиг. 9 приведены временные диаграьеы магистральных сигналов однойиз подсистем прн выполнении, операции"Чтение данных" ("Ввбд") в случае,когда имеют место ошибкипри передаче как адреса, так и данных. Система при этом работает так,На фиг, О приведены временные диаграммы магистральных сигналов одной30 из подсистем при выполнении операции "Запись данных" ("Вывод") и случае, когда имеют место ошибки припередаче как адреса, так и данных помагистрали.Адрес на шинах 71 ДА и сигналы73 СИАГ, 75 "Ошибка", 79 СИАМ устанавливаются при корректировке и передаче адреса по магистрали так же,как и в случае выполнения операции40 "Ввод", Кроме того, сигнал 75 "Ошибка" через элемент И 46 и триггер 59вводит сигнал 86 "Запрет В", которыйпоступает на вход элемента НЕ 43 и дозавершения передачи адреса по маги 45 страли и установки передаваемых данных на шинах 71 задерживает появление сигнала 87 "Вывод 1" на выходеузла 11,Появлению сигнала 88 "Вывод" на0 выходе активного модуля предшествуетустановка на выходных шинах переданаемых данных. Поэтому до завершениякорректировки адреса его значениесчитывается на магистраль с регист 5 ра 8 адреса данных, В это время внормально работающих подсистемах. 145С задержкой, необходимой для гарантированной фиксации "своего" адреса, снимается сигнал 75 "Ошибка" и формирователи 6 и 7 возвращаются в свое нормальное состояние: 6 - на прием данных с шин 71, 7 - в режим прием - передача,в зависимости от сигналов управления соответствующих модулей.В то времякак идет корректировка адреса на шинах 71, активное устройство выставляет сигнал 80 "Ввод". После прихода К и более сигналов"Ввод" на вход узла 10 синхронизации на его выходе появляется сигнал 77 "Ввод Т". Сигнал 75 "Ошибка", сформировав сигнал 76 "Запрет СВ", не разрешает прохождение сигнала 77 "Ввод 1" через элемент И 23,С задержкой, необходимой на фиксацию "своего" адреса модулем, и после возврата формирователей 6 и 7в нормальное состояние через элементзадержки 49, элемент И 47 и триггер58 формируется на выходе узла 32сигнал 81, который через элемент ИЛИ14 вызывает поянление магистрального сигнала 82 "Ввод М". На сигнал 82выбранный модуль подсистемы отвечает сигналом 83 синхронизации пассивного устройства (СИП), В этот момент происходит подсинхронизация подсистем, которая обеспечивается в данном случае узлом 1 О. Задержки формирования сигнала 83 СИП на неверно работающей магистрали, связанные с необходимостью корректировки . адреса, по сравнению с исправной магистралью составляют 250-300 нс, Поэтому значение задержки (элемент задержки 35) и соответствующем узле 10 принято равным 500 нс с таким расчетом, чтобы подсистемы после ошибки адреса в одной из них не вышли из синхронизма, На выходе узла 10 формируется сигнал 84 СИПГ, Этот сигнал через элемент И 17 и элемент ИЛИ 12 формирует 74 сигнал "Строб ошибки" и с задержкой на время анализа ошибочной ситуации через элемент задержки 27 поступает на входы элементов И 19 и 20, В случае появления сигнала 75 "Ошибка" аналогично корректировке адреса происходит исправление данных (вторая заштрихованная область на фиг. 9), а сигнал 84 СИПГ с задерж" кой через элемент И 20, элемент задержки 29 и элемент ИЛИ 16 (сигнал 7643685 СИНА) поступает на нходы активных модулей 4 и процессора 3.В ответ на сигнал 85 СИЛА активный модуль 3 или 4 снимает сигнал80 "Ввод" При этом последовательноснимаются сигналы 71 "Ввод 1", 75"Ошибка", формирователи 6 и 7 приходят в нормальное состояние, снима ется сигнал 82 "Ввод М", В отнет наэто. сбрасывается сигнал 83 СИП, азатем сигналы 84 СИПГ и 85 СИПА,Заканчивается цикл "Ввод" снятием сигналов 72 СИА, 73 СИАГ, 76 "ЗапретСВ", 79. СИАМ.эК этому моменту неисправная под".система опаэдьвает но времени поотношению к правильно работающим.Полная синхронизация подсистем произойдет в начале следующего циклаобмена на магистрали с приходом сигналов 72 СИА соответствующие узлы10 ,синхронизации сформируют сигна Б лы 73 СИАГ одновременно во всех подсистемах)., Временная диаграмма предоставленияпрямого доступа к памяти в рассматриваемой системе отличается от штатного протокола обмена только тем,что управляющие сигналы 90 "Требованиепрямого доступа" (ТПД), 91 "Предоставление прямого доступа (ППД) и 92"Подтверждение выбора" (ПВ) проходятО через, соответствующие узлы 10 синхронизации", где осуществляется их подсинхронизация и формирование сигналов,93 ТПДА, 94.ППДИ и 95 ПВА, которые можно рассматривать как аналоги5 соответствующих управляющих сигналовштатного протокола обмена.На фиг. 11 приведена временнаядиаграмма прерывания программы в слу- чае ошибки при Формировании адресаО вектора прерывания.Работа системы в этом случае начинается с Формирования модулями в подсистемах сигнала 96 "Требование прерывания" (ТПР), который, проходя че 2 э рез узел 10 синхронизации, вызываетпоявление на входе процессора 3 сигнала 97 ТПРА. Процессор 3 удовлетворяет требование, вырабатывая сначаласигнаЛ 80 "Ввод", а затем 98 ."Предо"30 ставление прерывания" (ППР). Сигнал80 "Ввод" через узел 10, элемент И23 и элемент ИЛИ 14 Формирует сигнал82 фВвод М", а.сигнал 98 ППР черезузел 10 вводит сигнал. 99 ППРН,ЗБВ ответ на сигналы 82 и 99 модульснимает сигнал 96 ТПР и устанавливает на шинах 71 адрес вектора прерывания, после чего вырабатывает сиг .40 нал 83 СИП. Сигнал 83, пройдя черезузел 10, вызывает появление сигнала84 СИПГ, который через элемент И 17и элемент ИЛИ 12 формирует сигнал74, "Строб ошибки". В ответ на сигнал 4 б 74 блок 1 голосования вырабатываетсигнал 75 "Ошибка" при неверно установленном адресе вектора. По сигналу75 переключаются формирователи б 7и корректируется адрес вектора преВо рывания. Сигнал 75 разрешает прохож дение задержанного на элементе за"держки 27 сигнала 84 СИПГ через элемент И 20 на вход элемента задержки29, где он задерживается на время, 55 необходимое для корректировки адреса вектора и затем через элемент ИЛИ16 Формирует сигнал 85 СИПА. В ответна сигнал 85 процессор 3 снимает сигнал 80 "Ввод". После этого последо"/1457через узел 11 и элемент задержки 26,элемент И 24 и элемент ИЛИ 15 будетустановлен сигнал 89 "Вывод М". Вртвет иа сигнал 89 модули подсистем(в каждой подсистеме один)выставит:.сигнал 83 СИП, Начиная с этого момента," нормально работакщие подсистемы будут приостановлены благодарязадержке в элементе задержки 35 до 1появления сигнала СИП от модуля внеисправной подсистеме, С его появлением произойдет подсинхронизацияпараллельно работаюцих подсистем.В неисправной подеистеме, как это 1представлено на фиг, 8, сигнал 87"Вывод Х" появится на выходе узла .11после снятия сигнала 86 "Запрет В".В это время на шинах 71 всех магистралей установлены передаваемые. данные. 2Сигнал 87 "Вывод 1" через элементИЛИ 12 Формирует сигнал 74 "Стробошибки". При появлении сигнала 75. происходит переключение Формиррваталей 6 и 7 с целью корректировкиданных на шинах 71, Сигнал, 87 "Вывод1", задержанный на время анализа ошибочной ситуации элементом задержки,26, поступает в этом случае черезэлемент И 18 на вход элемента задерж- .ки 28. Элемент задержки 28 задерживает сигнал "Вывод Т" на время переключения формирователей 6 и 7 и корректировки данньх на винах 71. Затемэтот сигнал с выхода элемента зедержки 28 через элемент. ИЛИ 5 формируетмагистральный сигнал 89 "Вывод М".На сигнал 89 появляется ответный сигнал СИП 83, с приходом. которого про"исходит подсинхронизация подсистем,В этот момент Формируется сигнал 84СИПГ, который через элемент 21 иэлемент ИЛИ 16 вызывает появлениесигнала 85 СИПА. Поступление на входактивного модуля или процессора сигнала 85 ведет к снятию сигнала 88"Вывод" и последовательному выключению сигналов 87 "Вывод 1" 89"Вывод М", снятию сигнала 75 "Ошибка";;возвращению в нормальное состояниеформирователей 6, 7 и снятию сигна"лов 84 СИПГ, 85 СИЛА 73 СИАГ и 79СИАМ. На этом магистральная операциядВывод заканчивается,Выполнение магистральной операции"Ввод - пауза - вывод" является ком"бинацией различных этапов выполненияопераций "Ввод" и "Вывод".145764вательно снимаются сигналы 82 "ВводМ", 75 "Ошибка", переключаются в нормальное состояние формирователи 6,7 и сбрасываются сигна ы 83 СИП 84 5СИПГ, и 85 СИПА, На,этом операцияпередачи адреса вектора прерываниязаканчивается,Если все модули вычислительнойсистемы исправны или исправны хотя 10бы те модули, которые участвуют.вобмене информацией по магистрали вданный момент времени, то протоколобмена практически ничем не отлича, ется от штатного протокола. В этомслучае может наблюдаться лишь рассинхронизация магистральных сигналовв подсистемах, вызванная различиями вскорости распространения сигналовпо однотипным электрическим цепям. 20Элементы задержки 35 и 40 в узлахО и 1 синхронизации синхронизаторов2 будут в течение каждого циклаобмена на магистрали осуществлятьоперацию поддержки подсистем в синхронизме. Кроме того, дополнительныезадержки по сравнению со штатнымпротоколом обмена необходимы для анализа ошибочной ситуации на магистрали. Эти задержки формируются элемен- ЗОтами задержки 25, 26 и 27 синхронизаторов 2. Формула из о б ретения35 1. Мажоритарно-резервированная магистральная модульная вычислительная система, содержащая тактовый генератор и И резервируемых подсистем, где Ю - кратность резервирования, 40 причем каждая иэ резервируемых подсистем содержит процессор и группу пассивных модулей, выход тактового генератора соединен с тактовыми входами всех процессоров, о т л и ч а ю щ а я с я тем, что, с целью расширения функциональньх возможностей за счет резервирования активных мо-дулей, каждая резервируемая подсистема содержит блок голосования, ре гистр адреса данных, блок системных магистральньх формирователей, блок процессорных магистральных формирователей, группу активньм модулей, группу блоков магистральных формирователей активных модулей, группу блоков магистральных формирователей пассивных модулей и синхронизатор, причем выходы блоков системных маги 3 1 Остральных формирователей д-й (д 1,и)резервируемой подсистемы соединеныс информационными входами -й,группы блоков голосования, в каждой резервируемой подсистеме информационные выходы блока резервирования подключены к информационным входам регистра адреса данных, выходы котордго соединены с входами блока системных магистральных формирователей,входы-выходы которых"через шину адреса данных резервируемой подсистемы соединены с входами-выходами первых групп блоков магистральных формирователей, активньп модулей группы, блоков магистральных формирователей .пассивных модулей группы и блока процессоров магистральных формирователей, выход сигнала наличияошибки блока голосования соединен свходом сигнала наличия ошибки синхронизатора, входом синхронизации регистра адреса данных и управляющимивходами блока системных магистральных формирователей, блока процессор-ных магистральных формирователей,блоков магистральных формирователейактивных модулей группы и блоковмагистральных формирователей пассив"ных модулей группы, выход синхроимпульса пассивного устройства синхро-.низатора соединен с одноименнымивходами синхроимпульсов пассивногоустройства процессоров активных ипассивных модулей, выходи сигналовстроба ошибки, ввода спнхроимпульсаактивного устройства и выьода первойгруппы синхронизатора соединены содноименными входами блока голосова"ния, вьмодь сигналов синхроимпульсаактивного устройства, ввода и выводавторой группы синхронизатора соединены с одноименными входами активныхи пассивных модулей, выход сигналапредоставления прямого доступа синхронизатора соединен с входами предоставления прямого доступа активныхмодулей, выход предоставления прерывания синхронизатора соединен с входами предоставления прерывания пассивным модулей, выход тактового генератора соедиыен с тактовьыи:входами а 1 тинных модулей, выходы сигналовспхро импульсов активньм устройств,ввода, вывод,ь, предоставления прерывания и предоставления прямого достула процессора и активных модулей1-й (х=Г,М) резервируемой подсистемы11 14 У 164 обьединены и подключены к 1-му разря,ду групп входов соответственно сигналов синхроимпульсов активных уст" ройств, ввода, вывода, предоставления прерывания и предоставления прямого доступа всех синхронизаторов, выходясигналон требования прямого доступа и подтверждения выбора активных модулейй (1,0) резерви руемой подсистемы соединены с 1-и разрядом групп входов соответстненно сигналов, требования прямого доступа и подтверждения выбора всех синхронизаторов, выходы сигналов синхро; 18 импульсов пассивного устройства и требования прерывания пассивных устройств -й (ь 1,0) резервируемой подсистемы соединеиы.с входами ь"го разряда групп входов сигналов синхроим" 20 пульса пассивного устройства и требования прерывания соответственно всех синхронизаторов, выходы требований прямого доступа; подтверждения выбора и требования прерывания синхронизатора -й резервируемой подсистемы соединены соответственно с входами требования прямого доступа, подтверждения выбора и требования прерывания процессора х-й резервируемой под- ЗОсистемы (1=1,Ы).2. Система по и. 1, о т л и ч а-ю щ а я с я тем, что синхронизаторсодержиг узел синхронизации синхроимпульсон активного модуля, узелсинхронизации сигналов ввода, узелсинхронизации сигналов вывода, узелсинхронизации синхроимпульсов пассивного модуля, узел синхронизации 4 Осигналов требования прямого досту"па, узел синхронизации сигналов требования прерывания, узел синхронизации сигналов предоставления прерына"ния, узел синхронизации сигналов 4 б предоставления прямого доступа, узелсинхронизации сигнала подтверждениявыбора, пять элементов ИЛИ, Восемь .элементов И, пять элементов задержки, дна элемента НЕ и узел формйрова-6 Оиия задержанных управляющих, сигна-.лов, который содержит четыре тригге-.ра, три элемента НЕ, пять, элементовИ и четыре элемента задержки, в уз- ле Формирования задержанных управля- ющих сигналов выход первого элемента задержки соединен с первым входом пер"ного элемента И, выход которого сое.динен с входом установки в единицу . 3 12 первого триггера, выход второго элемента И соединен с входом установки, н единицу второго триггера, выход первого элемента НК соединен с входами установки в ноль первого и второго триггеров, выход второго элемента НЕ соединен с первым входом третьего элемента И, выход нторого элемента задержки через третий элемент НЕ соединен с входом установки в коль третьего триггера, выход первого триг," . ра соединен с первыми входами четртого и пятого элементов И и входатретьего и четвертого элементовадержки, выход третьего элемента задержки соединен с вторьм входом четвертого элемента И, выход которо- го соединен с входом установки в еди" ницу третьего триггера, выход чет-, вертого элемента задержки соединен с вторым входом пятого элемента И, выход которого соединен с входом установки в ноль, четвертого триггера, вход уетанонки н единицу которого под.- ключен к выходу третьего элемента И,": группа входов сигналон синхроиыпульсов активного устройства синхронизатора подключена к входам узла синхронизации синхроимпульсов активного модуля, выход которого соединен с первым входом первого элемента ИЛИ и через первый элемент задержки сое-: динен с вторыми входами первого и третьего .элементов И узла формирования задержанных управляющих сигналов, первым входом второго элемента И узла формирования задержанных управляющих сигналон и входами первого элемента задержки и первого элемента НЕ узла формирования задержанных управляющих сигналов, группа нходон сигналон ввода синхронизатора соединена с входами узла синхронизации сигналов ввода, выход которого соединен с выходом сигнала .ввод перной группы выходов синхронизатора, третьим нходом четвертого элемента И узла формирования задержанных управляющих сигналов и входом второго элемента задержки узла формирования задержанных упранляющих сигналон,ф. перным входом первого элемента И, выход которого соединен с третьим входом первого элемента ИЛИ, выход которого соединен с выходом сигнала строба ошибки синхронизатора, группа входон сигналов вынода синхрони" затора соединена с информационными1457643 3. Система по п. 1, О т л и ч аю щ а я с я тем, что блок голосования содержит М элементов голосования, где М - разрядность шины адреса данных резервируемой подсистем, триггер, дна элемента ИП, два элемента И, три элемента НЕ, два элемента задержки, причем-й разряд 1-й группы информацлоных Входов Гтка соевходами узла синхронизации сигналовЮвывода, выход которого соединен стретьим входом первого элемента ИЛЙ,выходом сигнала вывод первой группы5выходов синхронизатора, входом второго. элемента НЕ узла формирования задержанных управляющих сигналов и через второй элемент задержки соединена с первым входом второго элемента 1 ОИ, группа входов сигналов синхроимпульсов пассивного устройства синхронизатора соединена с входами узласинхронизации синхроимпульсов пассивного модуля Выход которого соеди 15нен с вторым входом первого элемента И, через третий элемент задержкисоедийен с первыми входами третьегои четвертого элементов И, а такжес первым входом пятого элемента И 2 Овход сигнала ошибки.синхронизаторасоединен с третьими входами первогои третьего элементов И узла формирования задержанных управляющих сигналов, вторым входом второго элемента 25И узла формирования задержанных управляющих сигналов, вторыми входамитретьего и четвертого элементов И,входом первого элемента НЕ, выходпервого элемента задержки соединен спервым входом шестого элемента И, вьг"ход которого соединен с первым входом второго элемента ИЗБ, выход которого соединенс выходом синхроимпуль"са активного устройства второй груп- (пы выходов синхронизатора, выход вто 5рого триггера узла формирования за"держанных управляющих сигналов через1Второй элемент НЕ соединен с вторымвходом шестого элемента И и первым 4 Овходом седьмого элемента И, выход которого соединен с первым Входом третьего элемента ИЛИ, выход которогосоединен с выходом сигнала ввод второй группы выходов синхронизатора,второй вход шестого элемента И подключен к выходу узла синхронизациисигналов вывода, выход первого эле.мента НЕ соединен с вторым входомтретьего элемента И и первым входомвосьмого элемента И, выход которогосоединен с первым входом четвертогоэлемента ИЛИ, выход которого соеди-.нен с вторым входом пятого элементаИ и выходом сигнала вывод второй групппы выходов синхронизатора, выход втО" 555,рого элемента И через четвертый элемент задержки соединен с Вторым вхоДом четвертого элемента ИЛИ, выход/второго элемента задержки соединен с вторым входом восьмого элемента И, выход третьего элемента И соединен с первым входом пятого элемента ИЛИ, выход которого .соединен с выходим синхроимпульса пассивного устройства второй группы выходов синхронизатора, выход четвертого элемента И через пятый элемент задержки соединен свторым входом пятого элемента ИПИ, третий вход которого подключен к вы- ходу пятого элемента И выход первого триггера узла формирования задержанных управляющих импульсов сое"динен с вторым входом второго элемента ИЗЖ и выходом синхроимпульса ак" тивного модуля первой группы выходов синхронизатора, выходы третьего и четвертого триггеров узла формирова" ния задержанных управляющих сигналов соединены соответственно с вторым входом третьего элемента ИПИ и входом запрета работы узла синхронизации снг" налов вывода, группа входов требования прямого доступа синхронизатора соединена с входами узла синхронизации сигналов требования прямого доступа, выход которого соединен с выходом требования прямого доступа синхронизатора,группа входов сигналов предоставления прямого доступа синхронизатора соединена с входами узла синхронизации сигналов нредоставпе" ния прямого доступа, выход которого подключен к выходу сигнала предоставления прямого доступа синхронизатора, группа входов сигналов предоставления прерывания синхронизатора соединена с входами узла синхронизации сигналов предоставления прерывания, выход которого соединен с Выходом сигнала предоставления прерьвания синхронизатора, группа входов снгналсв подтверждения выбора синхронизатора соединена с входами узла синхронизации сигналов подтверждения выбора, выход которого соединен с выходом сигнала подтверждения выбора синхронизатора.45,7645Фдинен с 1-м. входом -го элемента голосования (х 1,И;, у 1;М), инФормационный выход "го элемента голосования соединен с -м разрядом информацион- . еах выходов блока (1 1.,М), выходы.5 сигнала ошибки элементов голосования соединены с входами первого элемента ИЛИ, выход которого соединен с информационным входом триггера, Выход ко.торого соединен с выходом сигнала ошибки блока, вход строба ошибки блока подключен к входу синхронизации триггера, вход сцгнала сннхроимпульса активного устройства соеди нен с первым входом первого элемента И и через первый элемент задержки)6подключен к второму входу первого элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И, выход которого соединен с входом установки в ноль триггера, вход сигнала ввод блока через первый элемент НЕ соединен с вторым входом второго элемента ИЛИ, вход сигнала вывод блока через второй элемент НЕ подключен к третьему входу второго элемента ИЛИ, выход которого подключен к входу третьего элемента НЕ, выход которого через второй элемент задержки соединен с вторым входом второго элемента И.