Устройство для алгебраического сложения чисел

(54) УстРОйство СЛОЖЕНИЯ ЧИСЕЛ (57) Изобретени тельной технике зовано в операци ровых процессор расширение функ тей за счет одн ычи тноситсяможет быт ольх, цифетения онных систем в. Цель изоб циональных во жносрми времен ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ НИЕ ИЗОБР ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(56) Заявка Япониикл. С 06 Р 7/38, 19Авторское свидетУ 1136148, кл. С 06 ния суммы или разности многоцифровыхдесятичных чисел, представленных вединичном нормальном коде. Устройство для алгебраического сложения чисел содержит первый 1, второй 2 итретий 4 сдвиговые регистры, сумматор 3, узел 5 записи знаков, узел 6суммирования по модулю два, узел 7сравнения, счетчик 8 и программныйблок управления. С помощью узла суммирования по модулю два и узла сравнения определяется больший иэ операндов во время параллельного поразрядного сдвига информации, представленной в единичном нормальном коде всдвиговых регистрах первого и второго операндов, Результат вычитаниядвух чисел фиксируется в третьемсдвиговом регистре, результат сложения двух чисел - в сумматоре. 4 ил.,4 табл.рядов сумматора, кроме старшего, соединены с соответствующими выходамиразрядов первого и второго сдвиговыхрегистров, первый, второй и третийвыходы программного блока управлениясоединены с входами управления сдвигом первого и второго сдвиговых регистров, сумматора, третьего сдвигового регистра соответственно, четвертый и пятый выходы программногоблока управления подключены к входамуправления считыванием первого и второГо сдвиговых регистров соответственно, шестой, седьмой и восьмой выходы программного блока управлениясоединены с входом разрешения записизнака в знаковый разряд третьегосдвигового регистра и сумматора, свычитающим входом счетчика и с установочным входом узла сравнения соответственно, первый, второй входыпрограммного блока управления соединены с выходом значения нулевого содержимого счетчика, с третьим входомузла суммирования по модулю два ивходом запуска устройства соответственно, третий выход узла суммирования по модулю два соединен с дополнительным входом младшего разрядатретьего сдвигового регистра, третийвыход узла суммирования по модуладва соединен с выходом третьего элемента ИЛИ узла суммирования по модулю два, первый и второй входы которого соединены соответственпо свыходами четвертого и пятого элементов И узла суммирования по модулюдва, первый вход четвертого элемента И узла суммирования по модулю двасоединен с четвертым входом узла суммирования по модулю два, прямым выходом первого КБ-триггера узла сравнения и первым входом шестого элемента И узла суммирования по модулюдва, второй вход которого соединенс четвертым выходом узла суммирования по модулю два, выходом третьегои первым входом пятого элементов Иузла суммирования по модулю два ипервым входом первого элемента И узла сравнения, второй вход которогосоединен с первым входом второго элемента И узла сравнения и прямым выходом второго КБ-триггера узла сравнения, инверсный выход которого соединен с пятым входом узла суммирования 10 15 О 35 30 35 40 с 5 50 55 по модулю два и вторыми входами четвертого и пятого элементов И узласуммирования по модулю два, первый ивторой входы первого элемента И узласуммирования по модулю два соединенысоответственно с первым и вторым входом элемента НЕРАВНОЗНАЧНОСТЬ узласуммирования по модулю два, выход которого соединен с вторыми входамивторого и третьего элементов И узласуммирования по модулю два, пятым выходом узла суммирования по модулюдва, К-входом третьего КБ-триггераузла сравнения и инверсным входомтретьего элемента И узла сравнения,выход которого соединен с К-входомвторого КБ-триггера, установочный1 вход которого соединен с установочными входами первого, третьего ичетвертого КБ-триггеров узла. сравнения и с установочным входом узла сравнения, инверсный выход третьегоКБ-триггера соединен с прямым входомтретьего элемента И, входом узла сравнения, выходы второго и первого элементов И узла сравнения соединены соответственно с К-входами первого ичетвертого КБ-триггеров узла сравнения, прямой выход четвертого КБ-триггера соединен с третьим входом узласуммирования по модулю два, первымвходом седьмого и третьим входом пятого элементов И узла сукчирования помодулю два, третий вход четвертогоэлемента И узла суммирования по модулю два соединен с выходом второго ивторым входом седьмого элементов Иузла суммирования по модулю два, шестым выходом узла суммирования по модулю два и вторым входом второго элемента И узла сравнения, выход седьмого элемента И узла суммирования помодулю два. соединен с вторым входомпервого и первым входом второго элементов ИЛИ узла суммирования по модулю два, выход шестого элемента Иузла суммирования по модулю два сое,гинен с вторым входом второго итретьим входом первого элементов ИЛИузла суммирования по модулю Два, суммирующий вход счетчика соединен свходом записи разрядности операндовустройства, выходы разрядов суммато-.ра и третьего регистрасоединены Соответственно с первым и вторым выходами результата устройства, 13395521339552 Составитель М.Есенинр Е, Папп Техред М.Дидьп . Корректор М.Шароши каз одписно ом и от ска Производственно-полиграфическое предприятие ород, ул тная,23/39ВНИИПИпо д3035,осударственнам изобретенсква, Ж,ета СССР1 тийнаб д. 4/550 55 Изобретение относится к вычислительной технике и может быть использовано в операционных схемах цифровых процессоров.Цель изобретения - расширение Функциональных возможностей за счет одновременного Формирования суммы или разности многоцифровых десятичных чисел, представленных в единичном нормальном виде. Яа фиг, 1 изображена структурнаясхема устройства для алгебраического сложения чисел; на фиг 2 - Функциональная схема узла суммированияпо модулю два и узла сравнения; нафиг, 3 - алгоритм, описывающий работу программного блока управлецияна Фиг, 4 - Функциональная схема блока управления,Устройство для алгебраическогосложения чисел (Фиг, 1) содержит цвасдвиговых регистра 1 и 2 операндовА и В соответственно, сумматор 3,регистр 4 разности, узел 5 записизнака результата, узел 6 суммирования по модулю два, узел 7 сравнения,счетчик 8, программный блок 9 управления, информационньй выход старшего к-го разряда регистра 1 являетсявходом 10 узла 6 суммирования по модулю два, а информационныи выходстаршего к-го разряда регистра 2является входом 11 узла 6 суммирования по модулю два, информационные выходы регистров 1 и 2 соединены с информационным входом 12 сумматора 3,входы 13 и 14 являются шинами записислагаемого А в регистр 1, слагаемогоВ в регистр 2 соответственно, выходы 15 - 17 программного блока 9 управления соединены с входами управления сдвигом в регистрах 1 и 2, сумматоре 3, регистре 4 соответственно,выходы 18, 19 программного блока 9управления соединены с входами управления считыванием информации изрегистров 1 и 2 соответственно, выход20 программного блока 9 управленияСоединен с входом разрешения записизнака в знаковый разряд сумматора 3и регистра 4, выход 21 программногоблока 9 управления соединен с входомсчетчика 8, выход 22 программногоблока 9 управления соединен с входомустановки в начальное состояние узла7 сравнения, вход 23 программногоблока 9 управления соединен с выходом нулевого содержимого счетчика 8,5 10 15 20 30 35 40 45 входы 24 - 26 узла 7 сравнения соединены с соответствующими выходамиузла 6 суммирования по модулю два,выходы 27 и 28 узла 7 сравнения соединены с соответствующими входами узла 6 суммирования по моцулю два ивторыми входамй элементов И 29 и 30узла 5 записи соответственно, выходзнакового разряда регистра 1 соединенс первыми входами элементов И 29 иРАВНОЗНАЧНОСТЬ 31, а выход знаковогоразряда регистра 2 соединен с первым входом элемента И 30 и вторымвходом элемента РАВНОЗНАЧНОСТЬ 3 1 узла 5 записи знака, выходы обоих элементов И 29 и 30 соединены с входамиэлемента ИЛИ 32, выход которого соединен с информационным входом знакового разряда сумматора 3 и регистра4, выход элемента РАВНОЗНАЧНОСТЬ 31соединен с выходом 33 узла 5 записизнака и является выходом присутствиярезультата в сумматоре 3, выход 34сумматора 3 и выход 35 регистра 4являются первым и вторым выходамиустройства соответственно, выход 36узла 7 сравнения соединен соответствующим входом узла 6 суммированияпо модулю два, выходы 37 - 39 которого соединены с информационным входом 1 с-го разряда сумматора 3, с прямым и дополнительным входами младшего разряда регистра 4 соответственно, вход 40 программного блока 9управления соединен с выходом 27 узла 7 сравнения, вход 41 счетчика 8является его информационным входом,а вход 42 программного блока 9 управления соединен с входом 43 запускаустройства,Узел суммирования по модулю два(Фиг 2) содержит первый элемент И44, элемент НЕРАВНОЗНАЧНОСТЬ 45,элементы И 46 - 51, три элементаИЛИ 52 - 54,Узел сравнения (фиг. 2) содержитчетыре КБ-триггера 55 - 58, три элемента И 59 - 61,Программньй блок 9 управления(фиг, 4) содержит генератор 62 тактовых импульсов, программируемое ПЗУ63, регистр 64, дешифратор 65,КЯ-триггер 66, логический блок 67.Устройство работает следующим образом,Запись операнда А в регистр 1 выполняется по информационной шине 13,запись операнда В врегистр 2 - по3 1339552информационной шине 14, а запись величины к (где Е - разность операндов)в счетчик 8 и информационному входу42. Запись операндов осуществляетсяв единичном нормальном коде. Во времяпервого такта работы устройства выполняется установка в начальное состояние узла 7 сравнения по сигналус выхода 22 программного блока 9управления,За второй такт выполняется сдвигна один десятичный разряд влево информации в регистрах 1 и 2 по управляющему сигналу на выходе 15 программного блока 9 управления, приэтом содержимое счетчика 8 уменьшается на единицу, а информация изстарших к-х разрядов регистров 1 и 2поступает в узел 6 суммирования помодулю два, после чего результирующие значения записываются в 1-й разряд сумматора 3 и первый разряд регистра 4. Одновременно с этим в узле7 сравнения происходит формированиепризнаков соотношения А ) В или А ( ВЗатем выполняется проверка содержимого счетчика 8 на равенство нулю.Если значение счетчиков не равнонулю, то за третий такт по управляющему сигналу на выходах 16 и 17 программного блока 9 управления производится сдвиг информации в сумматоре 3 и регистре 4 влево на один десятичный разряд, Сумматор 3 и регистры 1 и 2 являются циклическими, т.е.при сдвиге влево содержимое их старших разрядов переписывается в соответствующие младшие разряды,Затем вновь выполняется сдвиг на один десятичный разряд влево содержимое регистров 1 и 2, который будет происходить до тех пор, пока содержимое счетчика 8 не станет равно нулю,Узлом 6 суммирования по модулюдва при обработке Е-х разрядов обоихоперандов определяется большая цифраи разность соответствующих разрядов,причем величина большей цифры с выхода 37 узла 6 суммирования по модулю два поступает на информационныйвход 1-го разряда сумматора 3. Такимобразом, на втором такте работы устройства в сумматоре 3 фиксируетсявеличина большей из двух старшихцифр Ок и Ь чисел А и В. Разность старших цифр аи Ь операндов А и В с выхода 38 узла 6 суммирования по модулю два записывается по прямому входу в первый разрядрегистра 4, Одновременно с формированием величины разности старших цифроперандов в узле 7 сравнения выполняется фиксация признака одного изсоотношений операндов А ) В или А с Вна его соответствующих выходах 27и 28.Таким образом, при следующих тактах сдвига информации в регистрах1 и 2 с выхода 37 узла 6 суммирования по модулю два в Е-й разряд сумматора 3 записывается величина цифрыбольшего из операндов, т.е. 1;, еслизафиксировано соотношение АВ, илиЬ; , если А ( В, Одновременно с этимв первый разряд регистра 4 записывается величина разности двух одноименных разрядов операндов в прямомили дополнительном коде в зависимости от зафиксированного соотношения,т,е. величина (о, - Ъ; ) записываетсяпо прямому входу в первый разряд регистра 4, если а.ъЬ; при А) В и а;Ь;при А (В и величина (с 1; - Ь, ) записывается по дополнительному входу впервый разряд регистра 4, если а; Ъ.при А(В и а с Ь; при А В.После того, как содержимое счетчика 8, обнулится, в следующем тактев сумматоре 3 по управляющему сигналупоступившему с выхода 16 программного блока 9 управления, происходитсдвиг информации влево на один разряда по сигналу разрешения записи знакана выходе 20 программного блока 9 управления единичный сигнал на выходе27 узла 7 сравнения разрешает записьв знаковые разряды сумматора 3 и регистра 4 знака первого операнда дляслучая: когда АВ, а единичный сигнал на выходе 28 узла 7 сравненияразрешает запись знака второго операнда в знаковые разряды сумматора 3и регистра. 4 для случая, когда А с В,т.е. в случае операции сложения знаквторого операнда при записи его в регистр 2 остается без изменения, ав случае операции вычитания - изменяется на противоположный, Поэтомупри Фиксации знака результата знакусуммы и знаку разности присваиваетсязнак большего из операндов, что следует из табл 1 5 10 15 20 25 3035 40 45 50 551339552 Таблица 1 Соотношение Выпол- ненная Преобразованный знак Знак ЗнаквтороКодопеЗнак между операндами результата первого операция второго операнда рации го операнда операнда АВ А(В АВ АсВ А)В АсВ А)В АсВ А В А сВ А )В А сВ А)В А сВ АВ А с В В соответствии с данными табл. 1 можно определить нахождение результа та; если знаки операндов, записанные .в знаковые разряды регистров 1 и 2 совпадают, о чем свидетельствует наличие сигнала на выходе 33 узла 5 записи знака, то результат находится в сумматоре 3, в противоположном случае результат следует считывать из регистра 4.После этого в соответствии с полученным соотношением между величинами А и В, зафиксированным на одном из выходов 27 или 28 узла 7 сравнения, выполняется суммирование в сумматоре 3 находящегося там большего из операндов с меньшим из операндов. В результате в сумматоре 3 находится сумма обеих величин А и В, а в регистре4 - их разнрсть. В результате одновременного поразрядного сдвига информации в регистрах 1 и 2 длительность единичных сигналов поступает на входы 10 и 11 элемента И 44 узла 6 суммирования по модулю два (фиг. 2), Все КБ-триггеры 55 - 58 узла 7 сравнения находятся в единичном состоянии,При наличии одновременно двух еди" ничных сигналов на входах элемента И 44 единица с его выхода поступает7 13 через элемент ИЛИ 52 на информационный вход к-го разряда сумматора 3. Таким образом, элементом И 44 определяется общая часть двух цифр, на.ходящихся в старших Е-х разрядах регистров 1 и 2, а затем она фиксируется в 1-м разряде сумматора 3.Как только один из старших к-х разрядов регистров 1 и 2 обнулится, единичный сигнал на выходе элемента НЕРАВНОЗНАЧНОСТЬ 45 разрешает прохождение через элементы И 46 или 47 единичных сигналов, соответствующих разности цифр в старших К-х разрядах регистров 1 и 2, которые при наличии единичных сигналов на обоих выходах 27 и 28 узла 7 сравнения и при наличии нулевого сигнала на его выходе 36 через элементы И 49 или 51 поступают на вход элемента ИЛИ 52, т.едобавляются к полученной частичной сумме н К-м разряде сумматора 3, а также на вход элемента И 53 в результате чего величина разности цифр аи Ь поступает на прямой вход первого разряда регистра 4.Одновременно с этим единичный сигнал на выходе элемента НЕРАВНОЗНАЧНОСТЬ 45 узла 6 суммирования по модулю два поступает на К-вход КБ-триггера 55 узла 7 сравнения,устанавливая его в нулевое состояние, Но единичный сигнал с инверсного выхода КБ-триггера 55 не проходит через элемент И 61, так как на его инверсном входе присутствует нулевой сигнал. Таким образом, КБ-триггер 58 остается в единичном состоянии и единичный сигнал на его прямом выходе ра.зрешает прохождение единичного сигнала с выхода элементов И 46 или 47 узла 6 суммирования по модулю два через элементы И 59 или 60 на К-вход КБ-триггера 57 или 56 узла 7 сравнения, устанавливая их в нулевое состояние.Так, наличие единичного сигнала на выходе элемента И 46, когда аЪ вызывает сброс в нулевое состояние КБ-триггера 57. При этом КБ-триггер 56 остается в единичном состоянии, что соответствует фиксации соотношения А ) В в виде единичного сигнала на выходе 27 узла 7 сравнения. При наличии единичного сигнала на выходе элемента И 47, когда а сЬ , в нуль сбрасывается КБ-триггер 56 и сохраняется единичное состояние КБ-триг 395528 5 10 15 20 25 30 3540 45 50 55 гера 57, что соответствует фиксациисоотношения А с В в виде единичногосигнала на выходе 28 узла 7 сравнения.После завершения обработки старшихцифр а и Ь операндов появление нулевых сигналов на входе элемента НЕРАВНОЗНАЧНОСТЬ 45 узла 6 суммирования по модулю два приводит к возникновению нулевого сигнала на входе24 узла 7 сравнения, который разрешает прохождение единичного сигналас инверсного выхода КБ-триггера 55узла 7 сравнения через элемент И 6 1на К-вход КБ-триггера 58 и сбрасываетего в нулевое состояние, Таким образом, в дальнейшем при обработке цифра; и Ь, одноименных разрядов обоихоперандов запрещено прохождение единичных сигналов через элементы И 59и 60 узла 7 сравнения с помощью нулевого сигнала на прямом выходе КБ-триг"гера 58 узла 7 сравнения и разрешенопрохождение единичных сигналов черезэлементы И 48 и 50 узла 6 суммирования по модулю два с помощью единичного сигнала на инверсном выходеКБ-триггера 58 узла 7 сравнения, Следовательно, если при обработке старших цифр а и Ь обоих операндов определяется соотношение между операндами А) В или А с В, то оно сохраняется на время обработки всех последующих одноименных цифр обоих операндов,В случае, если при обработке старших цифр а и Ь операндов не определены соотношения А ) В или А с В,т,е. когда а - Ь, то присутствиенулевого сигнала на выходе элементаНЕРАВНОЗНАЧНОСТЬ 45 узла 6 суммирования по модулю два сохраняет нулевой сигнал на инверсном выходеКБ-триггера 55 узла 7 сравнения, азначит и сохраняется единичный сигнал на прямом выходе и нулевой сигнална инверсном выходе КБ-триггера 58,т.е, в узле 7 сравнения сохраняютсявсе условия, необходимые для формирования признака соответствующего соотношения АА или А с В на его выходах27 или 28, В данном случае обработкаследующих одноименных цифр операндоввыполняется аналогично обработке рассмотренных ранее старших цифр а иЬ операндов.В случае, когда АВ при очередном сдвиге аЬ, а также для случая, 9 1339когда А В при очередном сдвиге а;Ъ,как только один из старших к-х разрядов регистров 1 или 2 обнулится,единичный сигнал на выходе элементаНЕРАВНОЗНАЧНОСТЬ 45 разрешает прохож 5дение через элементы И 46 или 47 соответственно разности цифр в старшихЕ-х разрядах регистров 1 или 2, которые при наличии единичного сигналана одном иэ выходов 27 или 28 узла 7сравнения соответственно через элемента И 49 или 51 поступают на входэлемента ИЛИ 53, а с его выхода 38на прямой вход первого разряда регист 15ра 4. Одновременно информация с выходов элементов И 49 или И 51 поступает через элемент ИЛИ 52 в К-й разряд сумматора 3.Если АВ и при очередном сдвигеа; сЪ, а для А В при очередномсдвиге а; ) Ъ, единичный сигнал навыходе элемента НЕРАВНОЗНАЧНОСТЬ 45разрешает прохождение через элементыИ 47 или 46 единичных сигналов, которые при наличии единичного сигналана одном иэ выходов 27 или 28 узла7 соответственно через элементы И 50или .48 поступают на вход элементаИЛИ 54, а с его выхода 39 на соот- ЗОветствующий дополнительный вход регистра 4,Для наглядности рассмотрим пример, когда А ) В: А=45, В=32. Исходныечисла в регистрах 1 и 2 в единичномнормальном коде представлены следующим образом:регистр 1 : 45 - 111100000 111110000регистр 2 : 32 - 111000000 110000000 40 При одновременном сдвиге содержимого старших разрядов обоих регистров 1 и 2 на выходе элемента И 44 присутствует единичный сигнал в течение 3, где Т - время записи и сдвига одной 45 единицы в регистрах 1, 2, 4 и сумматоре 3, который будучи подан через элемент ИЛИ 52 с выхода 37 узла 6 на вход Е-го разряда сумматора З,приводит к записи в его старшем Е-м раз ряде величины общей части старших зна значащих цифр а и Ь слагаемых А и В т,е. 3. Как только старший разряд Регистра 2 обнулится, единичный сигнал на выходе элемента НЕРАВНОЗНАЧНОСТЬ 45 разрешает прохождение через элемент И 46 единичного сигнала длительностью 552 01, соответствующего разности .цифрв старшем разряде регистров 1 и 2,который при наличии единичного сигнала на выходе 27 узла 7 сравнения через элемент И 49 поступает на входэлементов ИЛИ 52 и 53, а с выходаэлемента ИЛИ 53 - на прямой вход первого разряда регистра 4. Таким образом в первом разряде регйстра 4 будетзаписана разность (а - Ь ) равная 1,а в узле 7 сравнения будут зафиксированы единичный сигнал на его выходе27 и нулевой сигнал на его выходе 28,что соответствует соотношению АВ,Кроме того, единичный сигнал с выходаэлемента ИПИ 52 поступает на входК-го разряда сумматора 3, где суммируется с его содержимым. Следовательно, в 1-м разряде сумматора 3 будет записана величина 4, После сдвигаинформации в обоих регистрах 1 и 2 встарших разрядах будут находитьсязначения следующих разрядов, т.е. аи Ь. При сдвиге информации в сумматоре 3 и регистре 4 старший разрядсумматора 3 и младший разряд регистра4 освобождаются для записи в них соответствующей информации, Время сдвига является величиной фиксированнойи равно 9 Г,При следующем сдвиге содержимогорегистров 1 и 2 на выходе элементаИ 44 присутствует единичный сигналЪ течение 2 3, который будучи поданчерез элемент ИЛИ 52 с выхода 37 узла 6 суммирования по модулю два навход К-го разряда сумматора 3, приводит к записи в него величины общейчасти младших значащих разрядов,т,е. 2.После обнуления регистра 2 единичный сигнал на выходе элемента НЕРАВНОЗНАЧНОСТЬ 45 разрешает прохождение через элемент И 46 единичногосигнала длительностью 3 ь, которыйпри наличии единичного сигнала навыходе 27 узла 7 сравнения через элемент И 49 поступает на вход элементовИЛИ 52 и 53, а с их выходов соответственно на вход Е разряда сумматора3 и на прямой вход первого разрядарегистра 4, В итоге в сумматоре 3получаем величину 45, равную большему из операндов - операнду А, а врегистре 4 - разность 13, Одновременно с этим осуществляется запись знакачисла А через элементы И 29, или 32узла 5 записи знака,в знаковый разрядТаблица 2 Связь Уп/п Примечание Название Номер Обозна- чение 23 Сигнал нулевого содержимого счетчика 8 результата 113395сумматора 3 и регистра 4, посколькув данном случае выполняется соотношение А ъ В и знаку разности и суммыприсваивается значение знака больше 5го операнда А.Возможен случай, когда АВ, а сЬ,или А сВ; но а; Ь . Например А == 45, В=39,10регистр 1:45 - 111100000 111110000аа а,регистр 2:39 - 111000000 111111111 При сравнении цифр младших разрядов (5 и 9) на выходе элемента И 44 присутствует единичный сигнал в течение 5 о, который через элемент ИЛИ 52 записывается в к-м разряде сумматора.3, При дальнейшем сдвиге информации в регистрах 1 и 2, как только Е-й разряд регистра 1 обнуляется, единичный сигнал на выходе элемента НЕРАВНО ЗНАЧНОСТЬ 45 разрешает прохождение через элемент И 47 единичного сигнала длительностью 4 ь, который при наличии единичного сигнала на выходе 27 узла 7 сравнения через элемент И 50 посту- З 0 пает на вход элемента ИЛИ 54, а затем на дополнительный вход первого разряда регистра 4, В результате этого в первом разряде регистра 4 разность величин а, и Ь записывается в дополнительном до 10-ти коде, т,е, 6, и происходит уменьшение на единицу величины в старшем разряде регистра 4, т.еранее записанной там единицы. 52 2Таким образом, в сумматоре 3 зафиксировано число 45, а в регистре разность, равная 6.Алгоритм алгебраического сложения чисел (фиг, 3) реалиэуемьп программным блоком 9 управления, заключается в следующем: устанавливаются в начальное состояние все КЯ-триггеры узла 7 сравнения, выполняется сдвиг на один десятичный разряд влево информации в обоих регистрах 1 и 2, содержимое счетчика 8 уменьшается на единицу, проверяется условие равенства содержимого счетчика 8 нулю (если содержимое счетчика 8 не равно нулю, то в сумматоре 3 и регистре 4 выполняется сдвиг информации на один десятичный разряд влево), затем выполняется предыдущая операция, если содержимое счетчика 8 равно нулю, то в сумматоре 3 выполняется сдвиг информации на один десятичный разряд влево, а в знаковый разряд сумматора 3 и регистра 4 записывается знак результата, проверяется условие АВ, если условие А ) В выполняется то к содержимому сумматора 3 прибавляется содержимое регистра 2, если условие А В не выполняется, то к содержимому сумматора 3 прибавляется содержимое регистра 1, Операция сложения закончена.Необходимые для управления функционированием устройства управляющие и логические сигналы приведены в табл. 2, а последовательность формирования управляющих сигналов У, уа на представленном алгоритме (фиг. 3). При Х = 1 в сумматоре 3 выполняетсясдвиг информации наодин десятичный разряд влево, в знаковый разряд.сумматора 3 и регистра 4записывается эйак13 14 1339552 Продолжение табл.2 Примечание Связь Название 40 Сигнал соотношения АВ При Х = 1 к содержимому сумматора 3прибавляется содержимое регистра 2 43 Режим При Х = 1 выполня 3ется операция сложе- ния гг Установка в начальное состояние узла 7 сравнения У,Сдвиг в регистрах 1 и 2 21 Разрешение счета счетчика 8 У 16 Уд Управление сдвигом в сумматоре 3 5 Управление с,цвигом в регистре 4 20 Уб Запись знака в знаковыйразряд сумматора 3 и регистра Считывание информациииз регистра 2 10 19 У,Считывание информациииз регистра 1 Ук Завершение микропрограммы Устройство управления может быть построено на основе принципа программного управления, использующего операционно-адресную структуру управ- ВО ляющих слов. Синтез устройства управления (УУ) с программируемой логикой сводится к разработке схемы УУ и к разработке микропрограммы, которая должна быть записана в ПЗУ, 55 Таблица 3 У 2 У 001 Уг 010 Разбивка закодированных управляющих сигналов по полям микрокоманды представлена в табл, 3,Р и/и Номер Обозначение У, О 11 У 100У 101 У 010 О 11 У 100Таблица 4 1 О 7 110 25 Содержимое ПЗУ для случая принудительной адресации и алгоритма (фиг, 3) представлено в табл. 4,Ф Адрес У 1 У 2 Х АО А 1п/п 1 000 001 000 00 001 000 2 001 010 001 01 010 011 153 010 011 011 ОО 001 000 4 011 011 010 10 101 100 5 100 100 000 00 110 000 6 101 000 100 00 110 000 101 000 00 000 000 На фиг.,4 представлена функциональная схема программного блока 9 управ- , ления, на которой приняты следующие обозначения: ГТИ - генератор тактовых З 0 импульсов, КОМ - программируемое ПЗУ (К 155 РЕЗ), КС - регистр (К 155 ИР 13), РС - дешифратор (К 155 ИДЗ), КБ - триггер (К 155 ТМ 2), а входы и выходы программного блока 9 управления обоз- З 5 начены в соответствии с фиг. 1. Формула изобретения Устройство для алгебраического 40 сложения чисел, содержащее три сдвиговых регистра, сумматор, узел суммирования по модулю два, узел записи знака результата, содержащий два элемента И и элемент ИЛИ, узел сум мирования по модулю два содержит три элемента И, два элемента ИЛИ, причем входы разрядов первого сдвигового регистра соединены с входами первого операнда устройства, входы второго 50 сдвигового регистра соединены с входами второго операнда устройства, выходы старших разрядов первого и второго сдвиговых регистров подключены соответственно к первому входу узла суммирования но модулю два, который соединен с первым входом первого, второго элементов И узла суммирования по модулю два и второму его входу, который соединен с первым входом третьего и вторым входом первого элементов И узла суммирования по модулю два, выход первого элемента И которого соединен с первым входом первого элемента ИЛИ узла суммирования по модулю два, выход которого соединен с первым выходом узла суммирования по модулю два, который соединен со старшим разрядом сумматора, второй выход узла суммирования по модулю два соединен с прямым входом младшего разряда третьего сдвигового регистра, выход второго элемента ИЛИ узла суммирования по модулю два соединен со вторым выходом узла суммирования по модулю два, выход знакового разряда первого сдвигового регистра соединен с первым входом первого элемента И узла записи знака, выход которого соединен с первым входом элемента ИЛИ узла записи знака, второй вход которого соединен с выходом второго элемента И узла записи знака, первый вход которого соединен с выходом знакового разряда второго сдвигового регистра, вторые входы первого и второго элементов И узла записи знака соединены соответственно с третьим и четвертым ,входами узла суммирования по модулю два, выход элемента ИЛИ узла записи знака соединен с входом знакового разряда третьего сдвигового регистра, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет одновременного формирования суммы или разности многоцифровых десятичных чисел, представленных в единичном нормальном виде, в него введены узел сравнения, счетчик и программный блок управления узел записи знака дополнительно содержит элемент РАВНОЗНАЧНОСТЬ, узел суммирования по модулю два дойолнительно содержит четвертый, пятый,шестой и седьмой элементы,И, третий элемент ИЛИ и элемент НЕРАВНОЗНАЧНОСТЬ, узел сравнения содержит четыре КБ-триггера и три элемента И, причем первые входы первого и второгоэлементов И узла записи знака соединены соответственно с первым и вторымвходами элемента равнозначность, выход которого соединен с выходом присутствия результата устройства, выходэлемента ИЛИ узла записи знака соединен с входом знакового разряда сумматора, информационные входы всех раз