Аналого-цифровой преобразователь

(1114 Н 03 М 1 АНИЕ ИЗОБРЕТ налога-циф ухстороннего ание, 1982,ОВАТЕЛЬ втомаи может ования чную ГОИФРОВОЙ ПРЕОБРАетение относится кислительной техникеьзовано для преобравеличины в равнознс иррациональными аналогово форму код риСУДАРСТВЕИНЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(5 б) Гуревич Вкодовая модулятелефонной свяс.135.Лаврентьев В.Н. и др ровые преобразователи д уравновешивания, Киев: с. 15, рис. 4,(57) Изобртике и вычбыть испол цательными основаниями. Цель изобретения - повышение быстродействия ирасширение области применения. Аналого-цифровой преобразователь содержит входную нину 1, ключ 2 выборки,аналоговый запоминающий элемент 3,ключ 4 сброся, буферный каскад 5,сумматор б, блок 7 эталонных велиария,первый и второй блоки 8, 9 ключей,первый и второй распределители 1011 импульсов, блок 12 компараторов,блок 13 управления, шину 14 тактовыхимпульсов, выходные шины 15. Введение второго блока 9 ключей, первогои второго распределителей 10, 11 импульсов, ключей 2 и 4, аналоговогозапоминающего элемента 3 и буферного каскада 5 и изменение алгоритмаработы позволило повысить быстродействие за счет одновременного определения сразу двух разрядов выходногокода и расширить область применения1297224 Составитель В,ПершиковТехред А.Кравчук Корректор Л.Пилипенко дактШвцдка Заказ 795/б Тираж 902 ВНИИПИ Государственного к по делам изобретений 113035, Москва, Ж, Раушроиэводственно-полиграфическое Подписноинтета СС открытийская наб. приятие, г.ужгород, ул.Проектна1297224 С С+ 1 Г+Р+1с/ =А фд,в самосинхронизирующихся системахпередачи информации за счет преобразования аналоговой величины в равноИзобретение относится к вычислительной технике и цифровой передаче информации и может быть использовано для преобразования аналоговой величины в равнозначную Форму кода с иррациональными отрицательными основаниями (ИОО). Цель - повышение быстродействияи расширение области применения за 10счет обеспечения возможности преобразования аналоговой величины в равнозначную Форму кода с иррациональны"ми отрицательными основаниями,На фиг.1 приведена функциональная 15схема аналого-цифрового преобразователя; на Фиг.2 - Функциональная схема блока управления; на фиг.З - схема блока компараторов; на фиг.4 -схема первого распределителя импульсов; на Фиг.5 - схема второго распределителя импульсов; на Фиг.б - графсхема алгоритма работы аналого-цифрового преобразователя,Аналого-цифровой преобразователь(фиг. 1) содержит входную шину 1,ключ 2 выборки, аналоговый запоминающий элемент 3, ключ 4 сброса, буФерный каскад 5, сумматор 6, блок 7эталонных величин, первый и второй 30блоки 8 и 9 ключей, первый и второйраспределители 10, 11 импульсов, блок12 компараторов, блок 13 управления,шину. 14 тактовых импульсов, выходныешины 15. 35Блок 13 управления содержит тактовый вход 16, входы 17 - 20 с первогопо четвертый, выход 21 - 25 с первого по пятый, блок 12 компараторовсодержит первый и второй информационные входы 26, 27, вход 28 опроса, управляющий вход 29, выходы 30 - 33 спервого по четвертый. Первый распределитель 10 импульсов содержит тактовый вход 34, первый и второй входы35, 36, выходы 37; второй распределитель 11 импульсов содержит тактозначную Форму кода с иррациональными основаниями. 1 з,л. Ф-лы, б ил 3 табл. вый вход 38, выходы 39 - 41 с первого по третий, виходы 42.Блок 13 управления (Фиг.2) содержит элементы 43 - 49 с первого поседьмой, элемент ИЛИ-НЕ 50, первыйи второй элементы ИЛИ 51, 52, инверторы 53 - 55 с первого по третий,элемент И-НЕ 56, триггеры 57, первыйи второй Формирователи 58, 59 импульсов, делитель 60 частоты,Блок 12 компараторов (фиг.З) содержит компараторы 61 - 66, триггеры67 - 70, элемент ИПИ 71, элемент2 И-ИПИ-НЕ 72, первый и второй инверторы 73, 74, элемент И 75Первый распределитель 10 импульсов (Фиг.4) содержит регистр 76 сдвига, Формирователи 77 - 79 короткихимпульсов с первого по третий, элемент ИЛИ 80, элемент И 81, триггер82, элемент 83 задержки.Второй распределитель 11 импульсов (Фиг.5) содержит делитель 84 частоты на 2, двоично-десятичный счетчик 85, дешифратор 86, инверторы87 - 9, элементы И 98 - 107, регистр 108,Аналого-цифровой преобразовательработает следующим образом.В аналого-цифровом преобразователе на основе кодов с иррациональнымиоснованиями веса разрядов определяются рекурентным соотношением где д, - вес 1-го разряда;р=0; 1; 2Аналого-цифровой преобразователь работает до алгоритму, приведенному на Фиг.б,Рассмотрим работу преобразователя, Пусть веса разрядов кода с иррациональным основанием при р = 1 равны: М,= 0,000; М, = 0,001; У, = = 0,001 р ч = 0,002; , = 0,003;3 12972= 0,021; у = 0,034; у = 0,055 уСумматор 6 построен по схеме диф 5 Ференциального сумматора. При этом на инвертирующий вход сумматора подается с выхода буферного каскада 5 входной сигнал, к соответствующим входам группы инвертирующих входов сумматора 6 подключены первые выходы первого блока 8 ключей, а к соответствующим входам группы неинвертирующих входов сумматора 6 - вторые выходы первого блока 8 ключей, при этом 15 оказывается, что эталонные величины, соответствующие весам четных разрядов, подключаются через первый блок 8 ключей к неинвертирующим входам сумматора 6, а эталонные величины, соответствующие весам нечетных разрядов, - через первый блок 8 ключей к инвертирующим входам сумматора 6.Таким образом, весам, соответствующим четным разрядам, искусственно 25 присваивается знак "-", что позволяет производить кодирование в кодах ИОО без применения второго (отрицательного) источника опорного напряжения. 30В табл.1 приведен пример преобразования входного сигнала, равного 5 В. В начале преобразования в блоке 13 управления при помощи первого Формирователя 58 импульсов вырабатывается строб-импульс, который устанавливает в нулевое состояние счетчик 85 и регистр 108 второго распре делителя 11 импульсов, записывает "1" в старший разряд регистра 76 первого распределителя 10 импульсов, замыкает ключ 2, в результате чего в аналоговый запоминающий элемент 3 45 записывается напряжение, равное входному. Затем по первому тактовому импульсу первый распределитель 10 импульсов замыкает ключ (1-1)-го разряда во втором блоке 9 ключей и на 50 вход 27 блока 12 компараторов поступает (-1)-й разряд, в это время ча вход 26 блока 12 компараторов подано входное напряжение с сумматора 6.Ло концу тактового импульса результаты сравнения записываются в триггеры 67 - 70 и поступают в блок 13 управ.ления, который вырабатывает значения .а, и аразрядов выходного кода. 244В рассматриваемом случае на первом такте в результате прохождения по первой ветви алгоритма (блоки 1, 2, 3, 4, 5,фиг,б) определяются значения а=1, а, =О.Зти значения разрядов выходного кода записываются в регистр 108 второго распределителя 11 импульсов и включают ключ в первом блоке 8 ключей, соответствующий весу у, разряда. Так как этот разряд нечетный, то он подключается на неинвертирующий вход сумматора 6, в результате чего на его выходе получается разность Лх.Во втором такте аналогично, как и в первом, производится сравнение полученного Бх; с весом 16"го разряда.По результату сравнения блок 13 :правления вырабатывает две единицы, которые включают соответствующие разряды на сумматор 6, аналогично предыдущему случаю, но так как они подаются на разные входы сумматора (неинвертирующий и инвертирующий), то в результате вычитания получается напряжение, равное у, , т.е. весудпятнадцатого разряда (-1,597+0,987 = -0,610), далее это напряжение вычитается из УХ 1Луть соответствует третьей ветви алгоритма (блоки б, 8, 10, фиг.б). В следующем, третьем, такте преобразования происходит сравнение с М, весом, для этого "1" в регистре 76 первого распределителя 10 импульсов необходимо дополнительно сдвинуть на один разряд. Зто достигается следующим образом.При появлении на выходах 24 и 25 блока 13 управления двух "1" триггер 57 устанавливается в единичное состояние, а второй формирователь 78 импульсов первого распределителя 10 импульсов Формирует по его переднему Фронту короткий импульс, который и сдвигает "1" в регистре дополнительно на один разряд.При появлении двух нулей на выходе блока 13 управления следующие два ключа в блоке 8 ключей не включаются и суммирование не производится (соответствуют 4 ветви алгоритма блоки 12, 11, фиг.б). Триггер 57 блока 13 управления вновь устанавливается в нулевое состояние, а третий Формирователь 79 коротких импульсов первого распределителя 10 импульсов по перепаду иэ " 1" в "0" сигнала с5 1297224 триггера 57 блока 10 управления вырабатывает короткий импульс, который устанавливает триггер 82 первого распределителя 10 импульсов в нулевое состояние. В единичное состояние этот триггер устанавливается после прохождения одного тактового импульса. Таким образом, пропускается один такт и на.следующем этапе преобразования сравнение производится с ;,-ным разрядом, как того тоебует алгоритм, В дальнейшем преобразование производится, как и в описанных тактах.Таким образом, получается код10 110010011001 1001 10Веса разрядов кода ИОО следующие: 6из обретения Формула ч,=0,000; ч, = 0,001; ч=-0,001; Ч = 0,002; ч = -0,003 Ч, = 0,005: ч = -0,008; е, = 0,013; у, = - 0,021;Оь 034 э ч = -Оь 055; Ч, = Оз 089;9Суммируя веса, соответствующие "1", в полученном коде получаем число 5, т.е преобразованное верно.В табл.2 и 3 приводятся два примера, показывающие преобразование отрицательного входного напряжения И= - 4 В и нулевого входного напряжения, Преобразование производится аналогичным образом. По концу цикла преобразования блок 13 управления вырабатывает импульс сброса, который устанавливает триггер 57 в "0", замыкает ключ 4 и аналоговый.запоминающий элемент 5 разряжается до нуля, Затем цикл повторяется снова.Таким образом, по окончании процесса кодирования в регистре 108 второго распределителя 11 импульсов сформирован равнозначный выходной код (см.табл. 1-3), количество единиц в котором равно количеству нулей, что резко сужает спектр такой кодовой посылки и убирает постоянную составляющую в ее спектре, а это необходимо для передачи информации в самосинхронизирующихся волоконно-оптических линиях связи.Таким образом, в каждом такте ра" боты формируются два разряда выходного кода, что обеспечивает повышение быстродействия преобразователя. 1. Аналого-цифровой преобразователь, содержащий блок эталонных величин, выходы которого подключенык соответствующим информационнымвходам первого блока ключей, первыевыходы которого подключены к соот- .ветствующим входам группы инвертиру ющих входов сумматора, вторые выходы подключены к соответствующим входам группы неинвертирующих входовсумматора, вьгход которого подключенк первому, информационному входу блока компараторов, блок управления,о т л и ч а ю щ и й с я тем, что,с целью повышения быстродействия ирасширения области применения за счетобеспечения возможности преобразова-, 20ния аналоговой величины в равнозначную форму кода с иррациональными отрицательными основаниями, введены буферный каскад, ключ выборки, анало -говый запоминающий элемент, ключсброса, первый и второй распределители импульсов, второй блок ключей,информационные входы которого подключены к соответствующим выходам блока эталонных величин, управляющиевходы подключены к соответствующимвыходам первого распределителя импульсов, выход подключен к второмуинформационному входу блока компараторов, вход стробирования которогообъединен с тактовыми входами блока 35управления, первого и второго распределителей импульсов и является шинойтактовых импульсов, первый, второй,третий и четвертый выходы подключе ны соответственно к первому, второму, третьему и четвертому входам блока управления, первый выход которогоподключен к первымвходам первогои второго распределителей импульсов45и к управляющему входу ключа выборки, информационный вход которого является входной шиной, выход черезбуферный каскад подключен к инвертирющему входу сумматора и шине нулевого потенциала через аналоговый запоминающий элемент, параллельно которому подключен ключ сброса, управляющий вход ключа сброса подключенк второму выходу блока управления,55третий выход которого подключен куправляющему входу блока компараторови второму входу первого распределителя импульсов, четвертый и пятый выходы подключены соответственно к вто12972 24 Номер такта Выполняемые операции Номер ветви Значения разрядов выходного алгориткодама 1 П.-Р,а, 5) 2,584, да,=- 2 = 1 У. =Б, -ю, =5-4 181 =08190 2 Б . -у, 0,819 0,98, нет, 0 .О, да 1 Б =У -ч. =0987-0610=0,209,= д=15 1 Х 1 К 1 1-а ф У П =О, 1.=х=13 х 1 к 1 ф рому и третьему входам второго распределителя импульсов, выходы которого подключены к соответствующим управляющим входам первого блока ключей и являются выходными шинами устройства. 2, Преобразователь по п.1, о тл и ч а ю щ и й с я тем, что блок управления выполнен на семи элемен тах И, первом и втором элементах ИЛИ, элементе ИЛИ-НЕ, первом, втором и третьем инверторах, элементе И-НЕ, первом и втором Формирователях импульсов, триггере, делителе 15 частоты, вход которого объединен с входом первого инвертора и первым входом пятого элемента И и является тактовым входом блока управления, выход первого инвертора подключен 20 к второму входу пятого элемента И, выход которого подключен к первому входу шестого элемента И, выход которого подключен к первому входу третьего элемента И, второй вход под-ключен к выходу первого Формирователя импульсов и является первым выходом блока управления, вход первого Формирователя импульсов подключен к выходу делителя частоты и объединен З 0 с входом второго Формирователя импульсов, выход которого является вторым выходом блока управления и подключен к входу обнуления триггера, прямой выход которого является тре 3 Б. - 0,209-0,233, да 8тьим выходом блока управления и подключен к первому входу элемента И-НЕ, выход которого через третий инвертор подключен к первому входу второго элемента ИЛИ, второй вход элемента И-НЕ является третьим входом блока управления, третий вход подключен к выходу второго инвертора, вход которого объединен с первым входом первого элемента И и является первым входом блока управления, второй вход первого элемента И подключен к инверсному выходу триггера, выход подключен к первому входу второго элемента И, второй вход которого является вторым входом блока управления, выход является четвертым выходом блока управления и подключен к первым входам элемента ИЛИ-НЕ, четвертого элемента И и первому входу седьмого элемента И, второй вход которого является четвертым входом блока управления, выход подключен к второму входу второго элемента ИЛИ, выход которого является пятым выходом блока управления и подключен к вторым входам элемента ИЛИ-НЕ и четвертого элемента И, выходы которых подключены соответственно к первому и второму входам первого элемента ИЛИ, второй вход которого объединен с инФормационным входом триггера, а выход подключен к второму входу третьего элемента И, выход которого подключен к тактовому входу триггера.Таблица 11297224 10 Продолжение табл,1 У. =Б х 1 хт ю 01209 0233 = Оъ 024 0 П. =П, х 1 х 0 10 У Ч да,Та блица 2 Номер ветви Выполняемые операции Номер такта алгорит 4 У. ) - р. , О 209О 144, да, 1 = 1 - 2 = 11 5 Б.-у , -0,0240,055, нет, ц.О, нет1297224 14 13 Таблица 3 Номе такт Номер ветви Выполняемые операции алгоритма О. ъ-Ч нет, ц,О, да,0 3 О,-У нет0як У 1-1 = -0,61 - (-Оэ 377) = -Оэ 233 (Ч 13)К 1 4 О -9, , нет 5 У, -р нет,7 0; ;., нет О 8 0,- Ч;., нет 0 0 .11 -г, = О - 1,597 - - 1,597 0 е 17) К 1 1 1-Д 2 11 ц "ф;., ю нетв 11 х, = "х