Аналого-цифровой преобразователь

,1297225 09) 51)4 Н 03 4 ИСАНИЕ ИЗОБРЕТЕНИЯ ЕТЕПЬСТ Н АВТОРСИО.И.За88.8)ьная 7 ника ССР 976.АЗОВАТЕЛ области идетельство03 М 1/64ФРОВОИ ПРЕОБе относитсяиислительнойпользовано длговых сигнализобретения хники я преоб в в циф- повыГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ кова(72) Д,И.Зелинс В.Ф.Коваль и В (53) 621.325(0 (56) Измерител У 11, с,8-11Авторское св В 588631, кл. Н (54) АНАЛОГО-ЦИ (57) Изобретени автоматики и вь и может быть ис разования анало ровой код, Цель шение быстродействия аналого-цифрового преобразования. Аналого-цифровой преобразователь с сокращеннымциклом кодирования содержит генератор 1 опорного напряжения, входнойфазовращатель 2, блоки 3 и 4 фазовыхкомпараторов, шифраторы 5 и 6, регистры 7 и 8 числа, дешифратор 9,блоки 10 и 11 компенсирующего тока,ключ 12, фазовращатель 13 смещения,блок 14 адаптации и блок 15 управления. Введенный блок 15 адаптации ииспользование форсированного режимакомпенсации входного аналогового сигнала позволили повысить быстродействие аналого-цифрового преобразователя за счет фиксирования моментакомпенсации. 2 з,п, ф-лы, 3 ил.то в течение первого такта преобразования сигнал с Фазовым сдвигому с выхода Аяэовращателя 2 постухпает на вход грубой ступени преобразования. В зависимости от величиныв блоке 3 сработает соответствующее количество фазовых компараторов, 10 после чего при помощи шифратора 5Аормируются и заносятся в регистр 7числа ш двоичных разрядов выходногокода. Запись результатов преобразования в блоки 3, 5 и 7 осуществляется по сигналам, поступающим соответственно с первого, третьего и пятоговыходов блока 15 управления. С выхода регистра 7 код старших ш разрядов поступает на выход устройства иОдновременно на вход дешиАратора 9.Код с выхода дешиАратора 9 поступаетна информационный вход блока 14 адаптации, на втором выходе которого 25Формируеся сигнал, включающий блок10 компенсир лощего тока, под воздействием которого фаза выходного напряжения фазовращателя 2 уменьшается (сдвигается в направлении, протиВОПОЛОЖНОМ ТОМУх В котОРОМ ОНа СДВИ галась под воздействием преобразуемого сигнала), По окончании компенсацииАяза выходного напряжения блока 2удовлетгоряет условию оу ср 2 (3)то в течение первого такта преобразования по сигналу с третьего выхода блока адаптации включается блок11 компенсирующего тока, под воздей ствием которого фаза выходного напряжения блока 2 увеличивается (сдвигается в том же направлении, что ипод воздействием преобразуемого сиги"ла). По окончании компенсации Фа за выходного напряжения Фазовращателя 2 также удовлетворяет соотношению (2) .Если преобразуемая величина схудовлетворяет условию (2), то в 55 старший разряд регистра 7 записывается "1", а в остальные разряды этого регистра - "0". В результате напервом выходе блока адаптации Формируется сигнал открывающий ключ 1 129Изобретение относится к измерительной и вычислительной технике и преимущественно может быть использованодля аналого-цифрового преобразования.Цель изобретения - повышение быстродействия аналого-циФрового преобразования.На Фиг. 1 представлена структурнаясхема аналого-цифрового преобразователя; на Аиг.2 - Аункциональная схема блока управления; на фиг.З - функциональная схема блока адаптации,Аналого-цифровой преобразователь(Фиг.1) содержит генератор 1 опорного напряжения, входной Фазовращатель2, блоки 3, 4 Фазовых компараторов,шиАраторы 5, 6, блоки 7,8 регистровчисла, дешифратор 9, блоки 10, 11компенсирующего тока, ключ 12, фазовращатель 13 смещения, блок 14 адаптации и блок 15 управления.Блок управления (фиг.2) содержитинверторы 16 - 20, элементы И-НЕ 21 -27, 0-триггеры 28 - 33, дешифратор34, счетчик 35 импульсов, генератор36 импульсов, элементы 37, 38, 39задержки и формирователь 40 импульсов.Блок адаптации (Фиг.З) содержитгруппу 41 из (2 - 1) инверторов,группу 42 из (2 - 1) элементов И-НЕ,элементы И-НЕ 43 - 47, дешифратор48, генератор 49 импульсов, счетчик50 импульсов, Б-триггеры 51, 52 иинверторы 53, 54, 55Устройство (Аиг.1) работает следующим образом,После включения питания нажатиемкнопки Пуск" осуществляются начальные установки в блоках устройства.Входной сигнал 1, поступающий наххинформационный вход фазовращателя 2,преобразуется в фазовый сдвиг Чхопорного гармонического напряжения,которое подается на вход опорногосигнала Фаэовращателя 2 с генератора1. В дальнейшем преобразованию подлежит не входной сигнал 1,а величина Фазового сдвига У Однозначно. связанная со значением 1. Преобразование величиныосуществляется в два такта. На первом тактеформируются щ старших разрядов кода,на втором такте - (и - ш) младшихразрядов. В зависимости от величинывозможны следующие три режима раМботы устройства.Если преобразуемая величина У,удовлетворяет соотношению Р 2 + Г,с(1)Х макс/ х максх х моксЧ 12 с У (У 2+1 2 12) хмакс - х хмакс хкакс Если выполняется условие3 12972 12, что соответствует началу второго такта преобразования.Таким образом, второй такт преобразования начинается только при выполнении условия (2), При этом на первый информационный вход блока Фазовых компараторов поступает сигнал с Аазовым сдвигом, удовлетворяющим условию (2), а на второй информационный вход поступает напряжение 10 с выхода Фазовращателя 13 смещения. фазовращатель смещения обеспечивает, сдвиг опорного напряжения на величину Ч /2, соответствующую началу шкалы точной ступени преобразова ния. Я результате после открывания ключа 12 в блоке 4 срабатывает определснное количество компараторов, код с выхода которого преобразуется шиАратором 6 в двоичный код (и - ш) 20 младших разрядов и поступает в регистр 8, с выхода которого сформированный код передается на выход устройства. Запись результатов преобразования в блоки 4, б, 8 осуществля ется по сигналам, поступающим с второго, четвертого и шестого выходов блока 15 соответственно.Сигнал с первого выхода блока 14 ,адаптации поступает также на первый 30 ,вход блока 15 управления и после оп -ределенной задержки, достаточной для срабатывания блоков 4, 6, 8 и 12, выдается с седьмого выхода блока 15. По этому сигналу осуществляются на чальные установки в блоках 3 - 8, 14, после чего начинается следующий цикл преобразования входного сигнала.Блок управления (фиг.2) работает следующим образом. 40После включения питания сигнал Пуск, поступающий на второй вход блока управления, через элемент И-НЕ 27 и инвертор 20 устанавливает Р- триггер 33 в единичное состояние, запуская генератор 36, импульсы с выхода которого подсчитываются счетчиком 35. Дешифратор 34 выделяет из последовательности импульсов генератора 36 второй, четвертый, шестой и восьмой 50 (относительно момента запуска генератора 36) импульсы. Второй импульс с первого выхода дешиАратора 34 через элемент И-НЕ 21 и инвертор 16 поступает на первый выход блока управления. Четвертый импульс с, второго выхода дешифратора 34 через элемент И-НЕ 23 устанавливает в единичное 25 4состояние В-триггер 28, сигнал с выхода которого поступает на третий вь- ход блока управления. Шестой импульс с третьего выхода дешифратора 34 через элемент И-НЕ 25 и инвертор 18 поступает на пятый выход блока управления, Восьмой импульс с четвертого выхода дешифратора 34 осуществляет обнуление В-триггера 33 и через элемент 39 задержки обнуляет счетчик 35, На этом оканчивается первьп такт работы блока управления, в результате чего на выходе устройства Формируются ш старших разрядов кода и по сигналу с выхода блока 14 адаптации включается один из блоков (10, 11) компенсирующего тока.По окончании процесса компенсации на первый вход блока управления по"тупает сигнал с первого выхода блока 14 адаптации, который устанавливает В-триггеры 30, 31 и 32 в единичные состояния и через Формирователь 40 импульсов, элементы 27, 20, 33 осуществляют повторный запуск генерато" ра 36 импульсов. При этом второй импульс с первого выхода дешифратора 34 через элемент И-НЕ 22 и инвертор 17 поступает на второй выход блока управления, четвертый импульс с второго выхода дешифратора 34 через элемент И-НЕ 24 устанавливает в еди- - ничное состояние В-триггер 29, сигнал с выхода которого поступает на четвертый выход блока управленияШестой импульс с третьего выхода дешиАратора 34 через элемент И-НЕ 26, инвертор 19 поступает на шестой выход блока управления, Восьмой импульс с четвертого выхода деп 1 нфратора 34 осуществляет обнуление Р-триггера 33 и счетчика 35. На этом заканчивается второй такт работы блока управления, в результате чего на выходе устройства Формируются (и в ;п)младших разрядов кода.Положительный перепад сигнала на прямом выходе Р-триггера 32 (совпадающий во времени с моментом поступления на первый вход блока управления сигнала) через элемент 37 задержки (время задержки которого превышает восемь периодов генератора Зб импульсов) обнуляет В-триггеры 28 - 32 и поступает на седьмой выход блока управления. Импульс с выхода элемента 38 задержки (вре .я задержки которого превышает время задержки элс 5 129мента 37) является сигналом началаочередного цикла преобразования.Блок адаптации (фиг,3) работаетследующим образом.При входном сигнале Т, (поступающем на вход устройства), удовлетворяющем условию (1), на одном информационном входе из г 2 - (2 " - 1)1старших разрядов блока адаптации имеется сигнал с уровнем "О". При этомна выходе элемента И-НЕ 4 б и второмвыходе блока адаптации появляетсяуровень "1", что приводит к включению блока 10 компенсирующего тока,Одновременно с этим через инвертор54, элемент И-НЕ 4/ Р-триггер 52переводится в единичное состояние,запуская, генератор 49 импульсов, импульсы с выхода которого подсчитываются счетчиком 50. Через определенное время, необходимое для компенсации входного воздействия Х на соотг ветствующем вьгходе дешифратора 48 появляется уровень "1", в результате на одном иэ г.2 - (2 " - 1)3 выходов группы 42 из (2 - 1) элементов И-НЕ появляется уровень "О", который через элемент И-НЕ 43 и инвертор 55 поступает на тактовый вход Р-триггера 51, что приводит и появлению уровня "1" на первом выходе блока адаптации. В результате открывается ключ 12 устройства и Формируются младшие разрядь 1 выходного кода устройства. Через определенное время на вход начальной установки из блока управления поступает импульс начальной установки, который обнуляет счетчик 50 и В-триггер 52, после чего начинается следующий цикл преобразования.Если входной сигнал 1удовлетворяет условию (3), то в этом случае уровень "1" появляется на выходе элемента И-НЕ 45 и третьем выходе блока адаптации, что приводит к включению блока 11 компенсирующего тока. Дальнейший процесс аналогичен описанному.При выполнении неравенства (2) уровень "О" появляется на (2 + 1)-ом разряде информационного входа блока, при этом блоки компенсирующего тока не включаются. Сигнал с, (2 + 1) разряда информационного входа блока адаптации поступает на первый вход элемента И-НЕ 44, что приводит к появлению на первом выходе блока адаптации сигнала, открывающего ключ 12, 7225 6в результате чего Формируются младшие разряды выходного кода,5 Ю 15 20 25 30 35 40 45 Формула и з обретения 1, Аналого-цифровой преобразователь, содержащий блок управления, генератор опорного напряжения, грубую и точную ступени преобразования, каждая из которых выполнена на последовательно соединенных блоке Фазовых компараторов, шифраторе и блоке регистра числа, два блока компенсирующего тока, выходы которых соединены соответственно с первым и вторью входами компенсации входного Фазовращателя, первый информационный вход которого является входной шиной, а выход подключен к первому информационному входу блока фазовых компараторов грубой ступени преобразования, второй информационный вход которого объединен со вторым информационным входом входного Фазовращателя и с входом Фазовращателя смещения и подключен к выходу генератора опорного напряжения, выход Фазовращателя сь: - щения соединен с первым информационным входом блока Фазовых компараторов точной ступени преобразования, второй информационный вход которого соединен с выходом ключа, информацггонный вход которого подключен к выходу входного фазовращателя, выходы блока регистра числа грубой ступени преобразования соединены с соответствующими входами дешифратора и являются выходной шиной старших разрядов кода, а выходы регистра числа точной ступени являются выходной шиной младших разрядов кода, о т л ич а ю щ и й с я тем, что, с целью повьппения быстродействия, в него введен блок адаптации, информационные входы которого соответственно соединены с выходами дешифратора, первый и второй выходы подключены к первым управляющим входам соответственно первого и второго блоков компенсирующего тока, а третий выход соединен с управляющим входом ключа ипервым входом блока управления, первый и второй выходы которого соединены с управляющими входами блоков фазовых компараторов соответственногрубой и точной ступеней преобразования, третий и четвертый выходы -с управляющими входами шифраторов7129 соответственно грубой и точной ступеней преобразования, пятый и шестой выходы - с входами записи блоков регистра числа соответственно грубой и точной ступеней преобразования, седьмой выход - с входами начальной установки блока адаптации, блоков фазовых компараторов и блоков регистра числа обеих ступеней преобразования, а также с вторыми управляющими входами первого и второго блоков компенсирующего тока, второй вход блока управления через нормально разомнутый.контакт кнопки подключен к шине нулевого потенциала.2, Преобразователь по п.1, о тл и ч а ю щ и й с я тем, что блок управления выполнен на шести Э-триггерах, дешифраторе, счетчике импульсов, генераторе импульсов, семи элементах И-НЕ, пяти инверторах, трех элементах задержки, формирователе импульсов, вход которого является первым входом блока управления, а выход соединен с первым входом первого элемента И-НЕ, выход которого через первый инвертор подключен к установочному входу первого 0-триггера, информационный и тактовый входы которого соединены с шиной нулевого потенциала, а прямой выход подключен к входу запуска генератора импульсов, выход которого соединен со счетным входом счетчика импульсов, выходы которого подключены соответственно к входам дешифратора, первый выход дешифратора соединен с первыми входами второго и третьего элементов И-НЕ, выходы которых соединены с входами соответственно второго и третьего инверторов, выходы которых являются соответственно первым и вторым выходами блока управления, второй выход дешифратора соединен с первыми входами четвертого и пятого элементов И-НЕ, выходы которых подключены к установочным входам соответственно второго и третьего Р- триггеров, информационные и тактовые входы которых соединены с шиной нулевого потенциала, а выходы являются соответственно третьим и четвертым выходами блока управления, третий выход дешифратора соединен с первыми входами шестого и седьмого элементов И-НЕ, выходы которых соединены с входами соответственно четвертого и пятого инверторов, выходы ко 7225 8 5 10 15 20 25 30 35 40 45 50 55 торых являются соответственно пятым и шестым выходами блока управления, четвертый выход дешифратора соединен с входом обнуления первого Р-триггера и через первый элемент задержки -с входом обнуления счетчика импульсов тактовые входы четвертого, пятого и шестого Р-триггеров объединены с входом формирователя импульсов,установочные входы четвертого, пятого и шестого П-триггеров соединены с шиной питания, прямые выходы четвертого, пятого и шестого В-триггеров соединены с вторыми входами соответственно третьего, пятого и седьмого элементов И-НЕ, информационные входы четвертого, пятого и шестого Э-триггеров объединены со своими инверсными выходами и подключены к вторым входам соответственно второго, четвертого и шестого элементов И-НЕ, прямой выход шестого 0-триггера соединен с входами второго и третьего элементов задержки, выход последнего из которых соединен с входами обнуления второго, третьего, четвертого, пятого и шестого Э-триггеров и является седьмым выходом блока управления, выход второго элемента задержки соединен с вторым входом первого элемента И-НЕ, третий вход которого является вторым входом блока управления.3. Преобразователь по п.1, о т - л и ч а ю щ и й с я тем, что блок адаптации выполнен на группе из (2 - 1) инверторов, где ш - число разрядов выходного кода устройства, группе из (2 - 1) элементов И-НЕ, пяти элементах И-НЕ, цвух В-триггерах, трех инверторах,генераторе импульсов, дешифраторе, счетчике импульсов, выходы которого соответственно подключены к входам дешифратора, а счетный вход соединен с выходом генератора импульсов, вход запуска которого соединен с прямым выходом перво-, го П-триггера, инверсный выход и информационный вход которого объединены, установочный вход подсоединен к шине питания, а тактовый вход соединен с выходом первого элемента И-НЕ, входы которого через первый и второй инверторы соединены с выходамч соответственно второго и третьего элементов И-НЕ и являются соответст-венно третьим и вторым выходами блока адаптации, 2 - водов группы из9 12972 (2 ф" - 1) инверторов соответственно объединены с входами второго элемента ИНЕ и являются информационными входами 2младших разрядов блока адаптации, входы (2 - 1) группы из (2 - 1) инверторов сооответственно объединены с входами третьего элемента И-НЕ и являются инАормационными входами (2- 1) старших разрядов блока адаптации, выходы груп пы из (2 - 1) инверторов соответственно соединены с первыми входами группы из (2 - 1) элементов И-НЕ, вторые входы которой соответственно . соединены с выходами дешифратора, а выходы соединены с входами четвер 25 1 Отого элемента И-НЕ, выход которого через третий инвертор соединен с и .рвым входом пятого элемента И-НЕ, ьторой вход которого является информационным входом (2 + ) разряда блока адаптации, а выход подключен к тактовому входу второго И-триггера информационный вход и инверсный выход которого объединены, установочный вход подсоединен к шине питания, а прямой выход является первым выходом блока адаптации, входы обнуления первого, второго Э-триггеров и счетчика импульсов объединены и являются входом начальной установки блока адаптации./61 Тираж 902 ВНИИПИ Государственно по делам изобретении 113035, Москва, Ж, Подписноекомитета СССи открытийаушская наб