Устройство для отладки программно-аппаратных блоков

Номер патента: 1242965

Авторы: Бадашин, Ланда, Леонтьев, Палагин, Сигалов

ZIP архив

Текст

СОЮЗ СОВЕТСНИХСОЦИАЛ ИСТИЧЕСНРЕСПУБЛИН 2 594 С 06 ЕРфЧ г3 ВМВЛМО%1 А САНИЕ БРЕТЕН ДЕТЕЛЬСТ ТО СН 0 ыч и в ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Ордена Ленина институт кибернтики им. В.М.Глушкова(56) Справочник по цифровой в ислтельной технике. Под ред. Б.Н.Маликовского, Техника, 1981, т. ЕЕЕ,с. 125-145.МП 8-1 БЕ, Мсгосошрпгег ВузгеПаСа Боота , Яапга Салага. Епге Сог(54) УСТРОЙСТВО ПЛЯ ОТЛАДКИ ПРОГРАММНО-АППАРАТНКХ БЛОКОВ(57) Изобретение относится к вычислительной технике и может быть использованд при создании микроЭВМ на основе микропроцессоров. Цель изобретения - расширение области использования и повышение достоверности отладки. Устройство содержит коммутатор адреса, блок памяти переадресации, блок синхронизации, счетчик, блоки памяти адресов и данных, элемент 2 И-ИЛИ, регистр, три группы элементов И, дешифратор, коммутатор управляющих сигналов, блок сравнения счетчик, три триггера, пять элементо И и пять элементов ИЛИ. 1 з.п.3Тираж б 71Государственногоделам изобретенийМосква, Ж, Ра Подписноемитета СССРоткрытийская наб1 124Изобретение относится к вычислительной технике и может быть использовано при создании микроЭВМ, микроконтроллеров и других устройств на основе микропроцессоров.Целью изобретения является расширение области использования иповышение достоверности отладки.Б предлагаемом устройстве ориентация на конкретный тип микропроцессора осуществляется программно, за счет чего достигается сокращение затрат аппаратуры Кроме того, поскольку для подключения к отлаживаемому устройству не требуется удалять из последнего микропроцессор, повышается достоверность отладки и расширяется область использования устройства, при это оно может быть использовано не только при разработке, но и для диагностики и контроля при серийном производстве, а также при ремонте микропроцессорной техники.На фиг. 1 а,б приведена схема предлагаемого устройства для отладки программно-аппаратных блоков; на фиг, 2 - схема блока синхронизации; на фиг. 3 - блок-схема программы, реализуемой ЭВМ, управляющей устройством.Устройство содержит коммутатор 1 адреса, блок 2 памяти переадресации, блок 3 синхронизации, счетчик 4, блоки памяти адресов 5 и данных 6, элемент 2 И - ИЛИ 7, регистр 8, группы элементов И 9 и 10, дешифратор 11, группы элементов И 12 - 15, регистр 16, коммутатор 17 управляющих сигналов, группы элементов И 18 - 25, элемент И 26, элемент ИЛИ 27, одно- вибратор 28, триггеры 29 и 30,элемент ИЛИ 31, элемент И 32, элемент ИЛИ 33, элемент И 34, элементы ИЛИ 35 и 36, блок 37 сравнения, тактовые входы 38 и 39 блока синхронизации, входы записи 40, обращения 4 1, чтения 42 и выходы 43 - 45 блока памяти переадресации, входы 46 - 48 и 49 - 51 групп элементов И 9 и 10 соответст венно,входы 52 - 54 записи регистра 16,вход 55 записи, тактовый вход 56 и информационные входы 57 - 60 блока 37 сравнения, входы 61 запуска и тактовый 62 блока 3 синхронизации, выходы 63 и 64 синхронизации устройства, выходы 65 - 68 регистра 16, выход 69 синхронизации устройства, счетчик 70, триггер 71, элементы И 72 и 73. 2965 2Входная шина адреса устройствасвязывает первые информационныевходы коммутатора 1 адреса, входы61 запуска блока 3 синхронизации, информационные входы счетчика 4, входы48 и 51 групп элементов И 9 и 10,первые входы групп элементов И 19 и20, выходы элементов И 13 и 14,вход54 записи регистра 16 и информационный вхоц 58 блока сравнения.Входная шина данных устройствасвязывает информационные входы блока памяти переадресации, информационные входы регистра 8, выходы группэлементов И 9 и 10, информационныевходы регистра 16, первые входы группы элементов И 21, выходы группыэлементов И 15 и первую группу информационных входов 57 блока 37 сравне 2 О ния оВходная шина синхронизации связывает тактовые входы 38, 39 и 62 блока 3 синхронизации, вход 40 записиблока 2 памяти переадресации, входр 54 записи регистра 16, первый входэлемента 2 И - ИЛИ 7, второй информационный вход коммутатора 17 управляющих сигналов, тактовыи вход 56 блока 37 сравнения, первые входы группыэлементов И 18, первые входы элемен-та И 32, элементов ИЛИ ЗЗ и 36 и. выходы элементов ИЛИ 33 и 31.Управляющих выход блока 3 синхронизации подключен к тактовому входудешифратора 11,. первому управляющему.35входу коммутатора 17 управляющих сигналов и квыходу 69 синхронизацииустройства, Выход 44 блока 2 ЭУ переадресации подключен к первым входамгрупп элементов И 12 - 14 второму40входу элемента 2 И - ИЛИ 7,первомуинформационному входу коммутатора 17управляющих сигналов и к выходу 63синхронизации устройства. Выход64 синхронизации устройства связан см 5выходом группы элементов И 12.Счетный вход счетчика 4 через внутреннюю шину синхронизации подключенк вторым входам группы элементов И12, выходам группы элементов И 22,входу 42 чтения блока 2 памяти переацресации, третьему входу элемента2 И - ИЛИ 7 и входам записи блоковпамяти адресов 5 и данных 6,Выходы группы элементов И 23 че 5 рез внутреннюю шину адреса подключены к группам информационных входов59 и 60 блока 37 сравнения, выходамгруппы элементов И 24, вторым инфор 3 1 мационным входам коммутатора 1 адреса и к информационным входам блока 5 памяти адресов, Выходы группы элементов И 25 через внутреннюю инФормационную шину подключены к первым входам группы элементов И 15 и к информационным входам блока 6 памяти данных. Выходы элементов И 19 через выходную шину адреса связаны с выходами группы элементов И 20 и с первыми входами групп элементов И 23 и 24. Выходы группы элементов И 21 через выходную информационную шину связаны с первыми входами элементов И 25Выходы группы элементов И 18 через выходную шину синхронизации связаны с первыми входами группы элементов И 22, вторым управляющим входом коммутатора 17 управляющих сигналов, первым и вторым информационными выходами первого регистра, первым входом элемента ИЛИ 27, первым входом элемента И 26, нулевым входом триггера 29, тактовым входом триггера 30, нулевым входом триггера 30 и выходами элементов ИЛИ 35 и 36.Выход коммутатора 1 адреса соединен с адресным входом блока 2 памяти переадресации, первый выход дешифратора 11 соединен с управляющим, входом коммутатора 1 адреса и входом 41 обращения блока 2 памяти переадресации. Второй выход дешифратора 11 соединен с четвертым входом элемента 2 И - ИЛИ 7, третьим информационным входом коммутатора 17 управляющих сигналов и вторым входом элемента И 26. Третий выход дешифратора 11 соединен с входом 55 записи блока 37 сравнения и входом 52 записи регистра 16. Четвертый выход дешифратора 11 соединен со входом 46 группы элементов И 9, входом 49 группы элементов И 10 и входом записи счетчика 4, выход которого соединен с адресными входами блоков памяти адреса и данных, выходы которых соединены соответственно с входами 47 и 50 групп элементов И 9 и 10.Тактовый выход блока 3 синхрониза. ции подключен к входу записи регистра 8, выход которого соединен с информационным входом дешифратора.11. Выход 43 блока 2 памяти переадресации соединен с вторыми входами группы элементов И 14. Выход элемента 2 И-ИЛИ 7 подключен к второму входу группы элементов И 15. Выход 45 бло 242965 4ка 2 соединен с первым входом элемента ИЛИ 31, второй вход которогоподключен к выходу блока 37 сравнения.Первый выход коммутатора 17 управ5,ляющих сигналов соединен с вторымивходами групп элементов И 22 - 24,второй и третий выходы коммутатора17 управляющих сигналов соединеныс вторыми входами групп элементовИ 21 и 25 соответственно. Четвертый выход коммутатора 17 управляющих сигналов соединен с вторымивходами групп элементов И 18 - 20.Выход элемента И 26 через одновибратор 28 подключен к единичнымвходам триггеров 29 и 30, информационные входы которых соединены с шиной нулевого потенциала устройства.Выход элемента ИЛИ 27 подключен ктактовому входу триггера 29, единичный выход которого подключен к второму входу элемента И 32, выход которого соединен с первым входом элемента ИЛИ 35, а нулевой выход сопряжен с вторым входом элемента ИЛИ33 и первым входом элемента И 34,второй вход которого соединен с единичным выходом триггера 30 и вторымвходом элемента ИЛИ 36, Нулевой выЗОход триггера 30 подключен к четверто.му информационному входу коммутатора17 управляющих сигналов. Третий инФормационный выход регистра 16 подключен к второму входу элемента ИЛИЗ 5 35, третий вход которого сопряженс выходом элемента И 34, а четвертыйинформационный выход - к третьемувходу элемента ИЛИ 36,Блок 3 синхронизации устройства0 содержит элементы И 72 и 73, счетчик70 и триггер 71. Входы элемента И 73связаны с входами 61, 62 и 38 блокасинхронизации , а выход соединен стактовым выходом блока синхронизациии единичным входом триггера 71, информационный вход которого подключенк шине нулевого потенциала устройства, а тактовый вход соединен с управ.ляющим выходом блока синхронизации5 О и выходом элемента И 72, входы которого связаны с выходами счетчика 70,вход сброса которого соединен с нулевым выходом триггера 71, а тактовый вход подключен к входу 39 блока55 синхронизации.Устройство работает под управлением управляющей микроЭВМ, в качестве которой может быть использованамикроЭВМ УВС"01, и обеспечивает отладку устройств, например, на основе микропроцессоров К 580 ИК 80 или ТМТЕ 1, 8080.Устройство отладки микроЭВМ и микроконтроллеров может работать в одном из двух режимов: управление или прогона программы,В режиме управления управляющая микроЗВМ осуществляет обмен информацией с внутренними блоками устройства отладки, памятью и портами ввода- вывода отлаживаемой микроЭВМ, а также ее внутренними узлами. Рассмотрим работу устройства в режиме управления. Работой устройства в этом режиме управляет блок 3 синхронизации. Для обращения к тому или иному блокуустройства отладки управляющая микроЭВМ устанавливает на входах 61 блока 3 синхронизации адрес, логически являющийся одним из портов вывода управляющей микроЗВМ, а на информационных входах регистра 8 - код блока, к которому производится обращение. При поступлении сигнала выдачи информации, поступающего на вход 62 блока синхронизации, на его тактовом выходе появляется сигнал записи ь регистре 8. После записи кода блок синхронизации начинает подсчет сигналов начала машинных циклов управляющей микроЭВМ (сигнал начала цикла поступает на вход 39), На седь мом цикле на втором выходе блока 3 синхронизации появляется сигнал вклю. ченкя дешифраторов 11, поступающий одновременно через выход 69 синхронизации на шину блокировки памяти и портов ввода-вывода управляющей микроЗВМ, При появлении сигнала вклю чения дешифратора 11 на одном из его выходов появляется сигнал обращения к соответствующему блоку устройства.Первый выход дешифратора 11 управляет загрузкой информации в блок 2 памяти переадресации. В этот блок загружается информация о состоянии каждого сегмента памяти, адресуемой отлаживаемой микроЗВМ. При этом весь объем адресуемой памяти разбивается на 16 сегментов, определяемых четырьмя старшими разрядами адреса. Для каждого сегмента указывается защищен ли он (разрешено ли к нему обращение) находится ли он в отлаживаемой мик- роЗВМ, находится ли он в управляющей микроЗВМ. В последнем случае указывается также, какой сегмент памятиуправляющей микроЗВМ соответствуетданному сегменту памяти отлаживаемоймикроЭВМ, Информация запись 5 вается:в блок памяти переадресации черезвходную шину данных. Адрес по которому записывается эта информация определяется адресом на четырех старших адресных шинах управляющей микроЭВМ,поступающим через коммутатор 1 адреса на адресные входы блока 2 памятипереадресации, Запись в блок производится при подаче на вход 40 сигнала.выдачи информации.Третий выход дешифратора 11 управляет обращениями к блоку 37 сравнения и к регистру 16, Выбор каждогоиз этих блоков проводится в зависи.- мости от кода на трех младших адресных шинах управляющей микроЗВМ,подключенных к входу 58 блока 37 сравнения. и входу 53 регистра 16. В блок37 сравнения записываются адреса точек останова прогона программ.Зткадреса записываются в блок сравнениячерез входную шину данных, подключенную к входам 57 блока. 37 сравнения,Запись проводится при поступлении 30на вход 56 сигнала вь 5 дачи,кнформапииупрОвляющей микроЭВМВ регистре 16 устанавливаютсясигналы, управляющие отлаживаемоймикроЭВМ, "Сброс" (выход 65) Готов""Блокировкам" (вь 5 ход 68). Назначениеэтих сигналов следующее: 5 Сбросдсигнал инициализации, после поступления которого м 5 п;ропроцессо 5 э отлаживаемок микроЭВМ начинает обращение кнулевой ячейке памяти, сигнал "Готов"высоким уровнем разрешает рабдту микропроцессора отлаживаемой микроЭВМ,а низким уровнем останавливает его,Прк низком уровне сигнала "Готов"микропроцессор Останавливается наОбращении к очередной ячейке памятиклп порту ввода-вывода и не заканчивает это обращение до тех пор, покауровень сигнала "Готов" не станетвысоким. Сигнал "Захват" отключаетмикропроцессор отлаживаемой микрОЭВМот шин отпаживаемои микроЭВМ , позволяя тем самьи осуществить прямойдоступ к памяти последней. Сигнал"Блокировка" запрещает обращение кпамяти и п 01 этам ввода вывода отлажкваемой микроЗВМ. Установка этих сигналов проводится через входную шинуданных, подключенную к информационным входам регистра 16. Установка проводится при подаче на вход 54 сигнала вьдачи информации управляющей микроЭВМ.Четвертый выход дешифратора 11 управляет чтением из блоков памяти адресов и данных. В режиме управления из этих блоков считывается ин 10 формация о ходе выполнения программы отлаживаемой микроЭВМ, записанная в эти блоки в режиме прогона про. граммы, Эта информация включает состояния шин отлаживаемой микроЭВМ в5 каждом машинном цикле. Информация из блока памяти адресов считывается при подаче на вход 48 группы элементов И 9 кодаадреса О,. а информация из блока памяти данных считывается .:20 при подаче на вход 51 группы элементов И 10 кода адреса 1.Второй выход дешифратора 11 управляет обращениями к памяти и портам ввода-вывода отлаживаемой микроЭВМ, а также обращениями к внутренним узлам микропроцессора последней. Для обращения к памяти отлаживаемой мик- роЭВМ в регистре 16 предварительно устанавливается сигнал "Захват",пере 30 . дающийся через элемент ИЛИ Зб на соответствующую шину отлаживаемой мик- роЭВМ. При поступлении этого сигнала микропроцессор последней отключается от шин и позволяет осуществить прямой доступ к памяти. Дешифратор 11 вырабатывает сигнал обращения к отла. живаемой микроЭВМ. При этом, если проводится запись в ее память, адресные, информационные и управляющие сигналы управляющей микроЭВМ через группы элементов И 18 - 21, которые стробируются сигналами с второго и третьего выходов коммутатора 17 управляющих сигналов, через выходные шины поступают на соответствующие шины отлаживаемой микроЭВМ. Таким образом, информация из управляющей микроЭВМ записывается в память отла-живаемой микроЭВМ. При чтении информации из памяти отлаживаемой мик- роЭВМ направление передани адресных и управляющих сигналов остается таким же, как и в режиме записи, а направление передачи информационных сиг,налов изменяется на противоположное. Сигналы с информационных шин отлаживаемой микроЭВМ, через группы элементов И 25 поступают на внутреннюю информационную шину устройства отладки, а оттуда через группу элементов И 15 - в управляющую микроЭВМ.Коммутатор управляющих сигналов 17 реализует следующие логические функции:71 = Х 51Х 52Р 1 Ч Х 51 Х 52 фР 4;У 2 = Х 51Х 52 Р 1 7 Х 51Х 52.РЗ;УЗ = Х 51 Х 52 РЗ Р 4;74 = Х 51Х 52 Р 1 7 Х 51Х 52 Р 2 РЗ,где У, Х;, Р - логические уровни сигналов над-м выходе,1-м управляющем и к-м информационном входах комму татора.Для обмена информацией с внутренними узлами микропроцессора отлаживаемой микроЭВМ в регистре 16 предварительно устанавливается сигнал "Блокировка" и снимается сигнал "Готов" (т.е. на выходе 6 регистра 16 устанавливается уровень логи-" ческого (0"). Сигнал Готов с выхода 67 регистра 16 через элемент ИЛИ 35 поступает на соответствующую шину отлаживаемой микроЭВМ. Сигнал "Блокировка" с выхода 68 регистра 16 поступает на соответствующую шину отлаживаемой микроЭВМ.Затем дешифратор 11 вырабатывает сигнал обращения к отлаживаемой микро- ЭВМ, При совпадении этого сигнала с сигналом "Блокировка", сигнал уровня логической "1" с выхода элемента И 26 через одновибратор 28 устанавливает по единичным входам триггеры 29 и 30Сигнал уровня логической "1" поступает на вход элемента И 32, а сигнал уровня логического "0" с нулевого выхода триггера 29 поступает на вход элемента ИЛИ 33, Так как в начале машинного цикла управляющей . микроЭВМ сигналы вьдачи информации (поступает на второй вход элемента И 32) и приема информации (поступает на второй вход элемента ИЛИ ЗЗ) отсутствуют (логический "0"), на выходе элемента И 32 и на выходе элемента ИЛИ 35 сохраняется уровень логического О., а на выходе элемента ИЛИ 33 появляется сигнал уровня логического "О", Таким образом, при обращении управляющей микроЭВМ к микропроцессору отлаживаемой микроЭВМ на шинахГотов управляющей и отла- живаемой микроЭВМ устанавливаютсяуровни логического "О", Сигнал с едиличного выхода триггера 30 черезэлемент ИЛИ 36 устанавливает уровеньлогической 1 на ЯЗахват атлаживаемой микроЭБМ, Сигнал с нулевого выхода триггера 30 поступает на четвертый информационный Бхад коммутатора17 управляощих сигналов и блокируетПРОХОЖЕНче аДРЕСЯЫХ И УП 1 ЭавляОЩИХсигнаав через группы элементов И18 - 24, Таким образом, Б этом режиме проводится обмен только информацианньни сигналами. Обмен инфармапион жми сигналами асушестьляетсятак жекак и Б режиме аба ащения кпамяти отлаживаемай микраЭВМЕсли управляющая микроЭБМ выполняет запись Ба внутренние узлы микропроцессора отлаживаемой микраЭВМ,при появлении сигнала выдачи информации из управляющей микроЭБМ на Быходсэлемента И 32 паяьляется сигнал уровня логическаи 1 , который блокируетэлемент ИЛИ 35 и устанавливает уровень логическаи 1" на шине Готовотлажваемай микроЭБМ, Б результатеэтого гякропрацессар атлакиваемоймикроЭВМ заканчивает цикл приемаинфо р 1 ациБ и задним фэан там сигнала.приема информации отлаживаеглой микроЭВМ через элемент ИЛИ 27 па тактовому входу сбрасывает триггер 29.Приэтом сигнал уровня логической 1ч чс нулевого выхода триггера 29 блокирует, элемент ИЛИ 33 и на шине ГОтов" управляющей микроЭБМ устанавхИБается ураьень логической1упраБляОщаЯ микэОЭВМ закснчивэетцикл выдачи информации. После этогомикропроцессор отлаживаемой микраЭВМвыдает па шине ЯПодтверждение Захвата" уровень логической "1". Этотсигнал прступает на.нулевой .входтриггера 30 и сбрасывает его. На еди"ничнам Бьгходе этого триггера появляется логический "О" и на шине "Захват" отлаживаемой микроЭБМ такжеустанавливается уровень логическага."О", т, е. сигнал Захватсииаетс 1,.После этого сигнал "ПодтверждениеЗахвата" также снимается и микропроцессор отлаживаемой микроЭВМ переходит всостояние ожидания (низкийуровень сигнала "Готов" ).Если управляющая микроЭВМ выполняет цикл приегга информации из внутренних узлов микропроцессора отлажиБаемОЙ мик 1 эОЭВМр 1 аследБ соОтветст Бенно проводит пикл выдачи информации, Начало обращения протекает так же, как в описанном режиме, После установки триггеров 29 и 30 в состояние "1" при появлении сигнала приема информации блокируется схема разделения и на шине сигнала БГотовч управляющий микроЭВМ устанавливается ;1 уровень логической "1". После этогоуправляющая микроЭБМ заканчивает цикл приема информации и задним фронтам сигнала приема информации через элемент ИЛИ 27 сбрасывает по тактово му входу триггер 29, При этом на выходе элемента И 34 появляется уровень логической "1", который блокирует элемент ИЛИ 35.и на шине "Готов" атлакиваемой микроЭВМ появляется уровень логической "1". После этого микропроцессор отл:аживаемой микроЭВМ заканчивает цикл выдачи информации и выдает сигналПодтверждение Захвата", сбрасывающий триггер 3 О.Сигналы "Захват" и "Гатов" снимаются (логический О) и микропроцессор отлаживаемой микроЭВМ переходит в состояние ожидания,После обмена информацией с внутренними блоками устройства отладки,памятью отлаживаемой микроЭБМ и внутренними узлами микропроцессора отлаживаемой микроЭБМ управляющая микроЭВМ переводит устройство отладки врежим прогона программы. Для этогоБ регистре 16 снимаются сигналычСброс", Захват", "Блокировка" иустанавливается уровень логической1" сигнала "Готов". Микропроцессоротлаживаемогоустройства начинает.11)выполнять программу, Информация сшин отлаживаемой микроЭВМ через группы элементов И 22 - 25 поступает навнутренние шины устройства отладки,с которых инФормация поступает наьинформационные входы блока. памятиадресов и блока памяти данных, гдеана и запоминается.На адресные входы блока 2 памятипереацресации поступают сигналь счетырех старших адресных шин отлажиБаемой микроЭВМ, определяющие номерсегмента памяти. Для каждого сегмента памяти отлаживаемой микроЭВМ вблоке памяти переадресации хранитсяинформация о том, защищен ли он и оместе его расположения, Если сегментпамяти, комер которого установлен,защищен, на выходе 45 блока памятипереадресации устанавливается уровень логической "1", который через элементы ИЛИ 31 и 36 вырабатывает сигнал "Захват", прекращающий выполнение программы микропроцессором отлаживаемой микроЭВМ. Если сегмент памяти нахбдится в управляющей микро ЭВМ, на выходе 44 блока памяти переадресации устанавливается уровень логической "1" иницирующий прямой доступ к памяти управляющей микроЗВМ Код номера сегмента памяти, к которому должно проводиться обращение (старшие разряды адреса), появляется на выходах 43 блока памяти переадресации и поступает на входы группы элементов И 14. Младшие разряды адреса (не модифицируемые) поступают н входы группы элементов И 13. Сигнал с выхода 43 блока памяти переадресации стробирует группы элементов И 12 - 14 и разрешают прохождение сигналов адреса и сигналов синхронизации отлаживаемой микроЭВМ на соответствующие шины управляющей микро- ЭВМ, Кроме того, он разрешает прохождение информационных сигналов с шин управляющей микроЭВМ на информационные шины отлаживаемой микроЭВМ через группу элементов И 21 в случае чтения и в противоположном направлении через группу элементов И 15 в случае записи информации в память управляющей микроЭВМ. Таким образом, если в блоке памяти переадресации записано, что какой-либо сегмент памяти отлаживаемой микроЗВМ физически находится в базовой микроЭВМ, то отлаживаемая микроЭВМ проводит прямой доступ к памяти управляющей микро- ЭВМ. Номер сегмента памяти, к которому проводится прямой доступ, хранится в блоке памяти переадресации.На входы 59 и 60 блока 37 сравнения поступают адресные сигналы отлаживаемой микроЗВМ и сравниваются с адресами точек останова прогона программы, заранее записанными в блок сравнения. При совпадении текущего адреса, установленного на шинах отлаживаемой микроЭВМ, с адресом одной из точек останова на выходе блока сравнения вырабатывается сигнал уровня логической "1", устанавливающий через элемент ИЛИ 31 сигнал "Прерывание" на шине управляющей микроЗВМ, а через элемент ИЛИ 36 - сигнал "Захват" на шине отлаживаемой микроЭВМ. После получениясигнала "Прерывание" управляющаямикроЭВМ переводит устройство отлад 5ки в режим управления и проводит анализ хода выполнения программы, информация о котором записана в блокепамяти адресов и блоке памяти данных.Сигналы Прерывание для управляющеймикроЭВМ и Захват для отлаживаемоймикроЭВМ вырабатьваются и в том случае, если произошло обращение к за.щищенному сегменту памяти (выход 45блока переадресации).Блок-схема алгоритма взаимодействия управляющей микроЭВМ с устройством для отладки микроЭВМ и микроконтроллеров представлена на фиг. 3. а Блок синхронизации работает следующим образом,Для обращения к тому или иномублоку устройства отладки управляющаямикроЭВМ устанавливает на входах 61адрес блока синхронизации, а на входе 62 - признак обращения к портуввода-вывода (блок синхронизации логически является одним из портоввывода управляющей микроЭВМ). Припоступлении на вход 38 сигнала выдачи информации из управляющей микроЭВМ на выходе элемента И 73 появляется сигнал уровня логической "1"которыйустанавливает триггер 71 изаносит.код блока устройства отладки в регистр 8 (фиг. 1). После установки триггера 71 снимается сигналсброса счетчика 70 (логической "0")и он начинает подсчет сигналов начала машинного цикла управляющей микроЭВМ, поступающих на счетный вход 40счетчика по входу 39. При поступлениинапример, седьмого сигнала началаРмашинного цикла управляющей микроЭВМ на выходах счетчика 70 устанавливаются код и сигнал с выхода элемента И 72 включает дешифратор 11 иустанавливает сигнал блокировки памя.ти и портов ввода-вывода управляющеймикроЗВМ (фиг. 1). При поступлениина счетный вход счетчика 70 следующего сигнала начала машинного цикла управляющей микроЗВМ на выходеэлемент И 72 устанавливается уровеньлогического "0", При этом по тактовому входу сбрасьвается триггер 71, который сбрасьвает счетчик 70. Такимобразом, на заданном машинном циклепосле обращения к блоку синхронизации управляющая микроЭВМ производитобращение к одному из блоков устройства отладки,Формула изобретен и я1. Устройство для отладки программно-аппаратных блоков, содержащее коммутатор адреса, блок памяти переадресации, четырнадцать групп элементов И, элемент 2 И-ИЛИ, коммутатор управляющих сигналов, блок синхронизации, первый и второй регистры,дешифратор, счетчик, блок памяти,цанных, блок памяти адресов и блок срав. нения, причем первый выход блока синхронизации соединен с тактовым входом дешифратора, с первым управляющим входом коммутатора управляющих сигналов и с первым вьгходом группы выходов синхронизации устройства, выход признака прямого доступа блока памяти переадресации соединен с первыми входами элементов И первой, второй и третьей групп, с первым информационным входом коммутатора управляющих сигналов, с. первым входом элемента 2 И - ИЛИ и с вторым выходом группы выходов синхронизации устройства, выходы элементов И третьей группы соединены с третьим выходом группы выходов синхронизации устройства, первый, второй и третий тактовые входы блока синхронизации,вход записи блока памяти переад 1 эесации, второй вход элемента 2 И-ИЛИ, первый вход записи первого регист 1 эа, второй информационный вход коммутатора управляющих сигналов, тактовый вход блока сравнения и первые входы элементов И четвертой группы соединены с входной шиной синхронизации устройства, информационные входы блока памяти переадресации соединены с входной шиной данных устройства и первыми входами элементов И пятой группы, входами элементов И шестой группы, первой группой информационных входов блока сравнения, информационными входами первого и второго регистров и выходами элементов И седьмой и восьмой групп, выходы элементов И первой и второй групп соединены с первыми входами элементов И девятой и десятой групп, с входной шиной адреса устройства, с вторым информационным входом блока сравнения, входом запуска блока синхронизации, информационными входами счетчика, первыми входами элементовБ седьмой и восьмой групп, первымиинформационными входами коммутатораадреса и вторым входом записиго регистра, счетный вход счетчика через внутреннюю двунаправленную шину синхронизации подключен к вторым гходам элементов И третьей группы,выходам элементов И одиннадцатой группы, входу чтения блока памятипереадресации, третьему входу элемента 2 И-ИЛИ, входам записи блоков памяти адреса и данных, первые входы элемен. гов И шестой группы через внутреннюю двунаправленную информационную шину соединены с выходами элементов И двенадцатой группы и информационными входами блока памяти данных вьгхо. ды элементов И тринадцатой группы через внутреннюю двунаправленную шину адреса соединены с вторыми входами элементов И второй группы, с выходами элементов И четырнадцатой группы, третьим и четвертым информационными входами блока сравнения, вторыми информационными входами коммутатора адреса и информационными входами блока памяти адреса, выходы элементов И девятой группы через выходную вину адреса устройства соединены с выходами элементов И десятой группы, первыми входами элементов И тринадцатой и четырнадцатой групп, выходная информационная шина устройства подключена к выходам элекентон И пятой группы и первым входам элетттов И двенадцатой группы, выходы элементов И четвертой группы через вихаднуээ шину синхронизации устрайсгва соединены с первыми входа ми элементов И одиннадцатой группы, вторым управляющим входом коммутатора управляющих сигналов, первым и вторым информационными вьгходами первого регистра, выход коммутатора адреса соединен с адреснщ входам блока переадресации первый вьгхад дешифратора соединен с управляющим вха дом коммутатора адреса и входом обращения блока памяти переадресании, второй выход дешифратора соединен с четвертым входом элемента 2 И-ИЛИ и третьим информационным входом коммутатора управляющих сигналов, третий вьгход дешифратора соединен с входом записи блока сравнения и третьим входом записи первого регистра четвертый выход дешифратора соединенс вторыми входами элементов И седьмой и восьмой групп и входом записи счетчика, выход которого соединен с адресными входами блоков памяти данных и адреса, выходы которых сое 5 динены соответственно с третьими входами элементов И седьмой и восьмой групп, тактовый выход блока синхронизации соединен с входом записи второ О го регистра, выход которого соединен с информационным входом дешифратора, второй выход блока памяти переадресации соединен с вторыми входами элементов И первой группы, выход элемента 2 И - ИЛИ соединен с вторыми вхо дами элементов И шестой группы,первый выход коммутатора управляющих сигналов соединен с. вторыми входами элементов И четвертой, девятой и десятой групп, второй и третий выходы коммутатора управляющих сигналов соединены с вторыми входами элементов И пятой и двенадцатой групп соответственно, четвертый выход коммутатора управляющих сигналов соединен с вторыми входами элементов И одиннадцатой, тринадцатой и четырнадцатой групп, о т л и ч а ю щ е е с я тем,что, с целью повышения достоверности отладЗО ки, в него введены первый и второй триггеры, первый, второй и третий элементы И, первой, второй, третий, четвертый и пятый элементы ИЛИ и одновибратор, причем второй выход деьифратора соединен с первым входом первого элемента И., выход которого через одновибратор соединен с единичными входами первого и второго триггеров, второй информационный выход первого регистра соединен с вторым входом первого элемента И, первыи информационный выход регистра соединен с нулевым входом первого триггера и тактовым входом второго триггера, выход гервого элемента ИЛИ через выходную шину синхронизации устройства соединен с выходом второго элемента ИЛИ, нулевым входом второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с тактовым входом первого .триг- гера, входная шина синхронизации соединена с вторым входом третьегс элемента ИЛИ, первыми входами второго элемента И, второго и четвертогоэлементов ИЛИ и выходами четвертогои пятого элементов ИЛИ, выход блокасравнения соединен с первым входомпятого элемента ИЛИ, третий выходблока памяти переадресации соединенс вторым входом пятого элемента ИЛИ,информационные входы первого и второго триггеров соединены с шиной нулевого потенциала устройства, единичный выход первого триггера соединенс вторым входом второго элемента И,выход которого соединен с первым вхо.дом первого элемента ИЛИ, нулевойвыход первого триггера соединен свторым входом четвертого элементаИЛИ и первым входом третьего элемента И, выход которогб соединен с вторым входом первого элемента ИЛИ,единичный выход второго триггерасоединен с вторыми входами третьегоэлемента И и второго элемента ИЛИ,нулевой выход второго триггера соединен с четвертым информационным входом коммутатора управляющих сигналов, третий и четвертый информационные выходы первого регистра соединены соответственно с третьими входа.ми первого и второго элементов ИЛИ. 2. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок синхронизации содержит первьп и второй элементы И, триггер и счетчик, причем адресные входы, первый, второй и третий тактовые входы блока синхронизации соединены соответственно с группой входов первого элемента И, первым и вторым входами первого элемента И и счетным входом счетчика, информационные выходы которого соединены с входами второго элемента И, выход которого соединен с входом синхронизации триггера и первым выходом блока синхронизации выход первого элемента И соединен с единич. нь входом триггера и является тактовым выходом блока синхронизации, информационный вход триггера соединен с шиной нулевого потенциала, а нулевой выход триггера - с входом начальной установки счетчика.

Смотреть

Заявка

3651276, 30.08.1983

ОРДЕНА ЛЕНИНА ИНСТИТУТ КИБЕРНЕТИКИ ИМ. В. М. ГЛУШКОВА

БАДАШИН ВАДИМ ВИТАЛЬЕВИЧ, ЛАНДА ВАДИМ ИОНОВИЧ, ЛЕОНТЬЕВ ВИКТОР ЛЕОНИДОВИЧ, ПАЛАГИН АЛЕКСАНДР ВАСИЛЬЕВИЧ, СИГАЛОВ ВАЛЕРИЙ ИОСИФОВИЧ

МПК / Метки

МПК: G06F 11/28

Метки: блоков, отладки, программно-аппаратных

Опубликовано: 07.07.1986

Код ссылки

<a href="https://patents.su/12-1242965-ustrojjstvo-dlya-otladki-programmno-apparatnykh-blokov.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для отладки программно-аппаратных блоков</a>

Похожие патенты