Адаптивная система обработки данных

, ОО)Ъ 3,. ОПИСАНИЕ ИЗОБРЕТЕНИЯ ВИДЕТЕЛЬСТВУ Н АВТОРСКОМ ежидки ь У 20043971979СССР1980,154) АДАПДАННЫХ(57) Изычисли ТИВН ИСТЕМА ОБРАБОТК бласти ретен относится к ехники, в часрным системам льн остиЦель ентлы, э к мультипроцесизобретения шипение надежности ОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(56) Заявка Великобританикл, С 06 Р 11/00, опубликАвторское свидетельств11 926662, кл, С 06 Г 15/1 системы за счет автоматического восстановления функционирования в рме последовательной обработки. Поставленная цель достигается тем, чтосигналы запросов и готовности от каждого процессора приходят в соответствующие блоки переключения режимов,которые в зависимости от режима обработки формируют цепочку обрабатывающих процессоров, минуя неисправные,Система содержит блок 1 памяти заявок, .процессор 2, содержащий коммутатор 3 сигналов опроса, блок 4 выполнения операций, элемент 5 ИЛИ,блок б переключения режимов, элем7 ИЛИ, элементы 8-11 И. 2 з.п. ф 9 ил.1241250й 3 О ф Запись ЯЙ 7 ИЪ 1 Т -в 3 апджон ВС- ЬВц жтнцц И 0- оопсцнокц опроеиюко инщсрисцнцИпос 3 ЮгВ ОтрВ От 27 ОтЧБ,4/ Производственно-полиграФическое предприятие, г, Ужг л. Проектная, 4 Тираж ВНИИПИ Государственног по делам изобретени 113035 Москва, Ж - 35, 671 комитета. СССРи открытий аушская наб, 12412505 10 15 20 25 30 35 40 45 50 55 Система содержит блок 1 памяти заявок, процессоры 2, коммутатор 3 сигналов опроса, блок 4 выполнения операций, элемент 5 ИЛИ, блок 6 переключения режимов, элементИЛИ, элементы 8-11 И, магистраль 12 передачи сигналов, вход 13 задания режима системы, счетчик 14 команд, дешифратор 15, арифметическо-логический узел 16, узел 17 обмена, узел 18 под - ключения магистрали, сигналы 19 управления, шина 20 команд, узел памяти 21, связь 22 сигнала захвата, магистраль 23 приема, связь 24 сигнала разрешения захвата, связи 25 и 26 сигналов исполнения, элементы 27 и 28 И, вход 29 разрешения, элементы 30 - 32 И, элемент 33 ИЛИ, задающий вход 34, шину 35 адреса, шину 36 данных, магистраль 37 выдачи, вход 38 запроса захвата, выход 39 ответа, магистраль 40 запроса, магистраль 41 занятости, узел 42 памяти, регистры 43 и 44 адреса, узел 45 приема передачи, регистр 46, узел 47 регистров Изобретение относится к вычислительной технике, в частности к мультипроцессорным .системам, автоматически перестраивающим свою структуру в зависимости от заданных способов обработки данных и от отказов отдельных процессоров, и может быть применено в измерительно-вычислительных комплексах, в системах автоматизации испытаний и контроля сложных объектов, в автоматизированных системах управления технологическими процессами и в других подобных системах, имеющих высокую живучесть.Цель изобретения - повышение надежности системы путем автоматического восстановления функционирования в режиме. последовательной обработки.На фиг. 1 представлена схема системы; на Фиг. 2 - схемы блока выполнения операций, коммутатора сигналов опроса и блока переключения режимов команд блока выполнения операций; на фиг. 3 - состав магистрали передачи сигналов; на Фиг, 4 - схема узла памяти; на фиг,5 - схема арифметико-логического узла, временная диаграмма и система микрокоманд; на фиг,6 - схема узла обмена, временная диаграмма и система микрокоманд; на фиг,7 - схема узла подключения магистрали; на фиг, 8 - 10 - блок-схема алгоритмов,общегс назначения, сумматор 48, сдвигатель 49, регистр 50 состояния, элемент 51 коммутации, регистр 52 микрокоманд дешифратор 53 микрокоманд,Формирователь 54 синхроимпульсов,связь 55 сигнала выдачи, связь 56входного сигнала выдачи, связь 57сигнала приема, связь 58 входногосигнала приема, связь 59 сигналавключения элемента приема-передачи,элементы 60 и 61 приема-передачи,элементы 62 и 63 коммутации, коммутатор 64, регистр 65, регистр 66 микрокоманд, дешифратор 67 микрокоманд,формирователь 68 синхроимпульсов,элемент 69 И, связь 70 входного сигнапа выдачи, связь 71 входного сигнала приема, связь 72 сигнала включения элемента приема-передача элементы 73 в . 76 И, триггер. 77, элементы78 - 79 коммутации и элементы 8082 ИЛИ,Система работает следующим образом,При параллельном режиме обработкиданных, заданном наличием сигнала навходе 13 системы, запрос любого процессора 2 поступает через элемент5 ИЛИ и через блоки 6 переключениярежимов (поскольку на задающий входкаждого из них поступает сигнал переключения с выхода элемента 7 ИЛИ) иэлементы 5 ИЛИ предыдущих процессоров 2 в блок 1 памяти заявок,Сигнал разрешения, выданный послеэтого блоком 1, проходит через цепочку процессоров 2, Ири поступлениисигнала разрешения в первый в этойцепочке процессор 2, выдавший запрос,дальнейшее прохождение сигнала разрешения прекращается, а в этом процессоре 2 коммутатор 3 выдает в блок4 сигнал начала работы, Данный процессор 2 считывает из блока 1 заявкуи начинает ее обработку, одновременно сбрасывая свой запрос и тем самымпропуская сигнал разрешения черезкоммутатор 3 и блок 6 переключениярежимов к последукпцему процессору 2,Если. последующий процессор 2 такжевыдал запрос, то следующая заявкабудет считана в него, в противномслучае он пропустит сигнал разрешения далее, В случае отказа блока 4какого-либо процессора 2 тот не выдает запроса и тем самым выключает себяиз;процессаобработки, При этомкоммутатор 3 и блок 6 переключенидрежимов отказавшего процессора 2 остаются в рабочем состоянии и не препятствуют прохождению через них сигналов запроса и разрешения последующих процессоров 2 системы,При последовательном режиме обработки данных, заданном отсутствием сигнала на входе 13, запрос любого процессора 2 поступает через элемент 5 ИЛИ в блок переключения режимов 10только предыдущего процессора 2. После .частичной обработки заявки в предыдущем процессоре 2 формируется сигющий вход блока 6 переключения режимов каждого процессора 2 (если онисправен) не поступает сигнал переключения с выхода элемента 7 ИЛИ, по этому при поступлении сигнала обращения блок 6 переключения режимовпредыдущего процессора 2 выдает сигнал разрешения в коммутатор 3 данного процессора 2, который включаетблок сигналом начала работы, Данный 25 процессор 2 считывает из предыдущегопроцессора 2 результаты частичнойобработки заявки и продолжает ее обработку, одновременно сбрасывая свой 30 запрос. Закончив обработку, он формирует сигнал обращения к последующему процессору 2, а после передачи в него результатов частичной обработки заявки вновь выдает сигнал зап 35 роса к предыдущему процессору 2, Далее заявка аналогично последовательно передается для обработки от одного процессора 2 к другому,При неисправности блока 4 процес-.40 сора 2 (любого, не являющегося последним.в цепи работающих процессоров) сигнал отказа через элемент 7 ИЛИ переключает блок 6 переключения режимов в режим, аналогичный параллельномурежиму обработки, тем самым разрешаясквозное прохождение через отказавший процессор 2 сигналов запроса и разрешения от последующего процессора 50 2 к предыдущему и наоборот, В этом случае результаты обработки частизаявки от предыдущего исправного процессора 2 поступают в последующий исправный процессор 2, минуя отказавший процессор 2, Так как отказавший 55 процессор 2 не выдает сигналов запроса и обращения, он автоматически выключается из процессора обработки, а нал обращения, поступающий из блока4 через элемент 8 И в блок 6 переключения режимов, В этом режиме на задаего функцию обработки части заявки при этом выполняет последующий исправный процессор 2. Такая организация передачи функции отказавшихся процессоров 2 на последующие исправные процессоры 2 приводит к сдвигу необработанных частей заявки в сто" рону последнего исправного процессора 2,На фиг,10 приведен алгоритм функционирования системы с отказавшим процессором 2.Признаком последнего исправного процессора 2 является наличие сигнала "Последний исправный",поступающего в процессор 2 через .элемент 11 И на входы элементов 8 - 10 И в режиме. последовательной обработки (сигнал на входе 13 отсутствует) .Сигнал "Последний исправный" исправного процессора 2 запрещает прохождение через элемент 8 И сигнала обращения в блок 6 переключения режимов и разрешает его прохождение через элемент 9 И на вход продолжения блока 4, который, через элемент 8 ИЛИ (фиг, 2) соединен с первым сигналом 19 управления, осуществляющий выполнение команды перехода, Появление сигнала с входа продолженияинициирует продолжение обработки ос.тавшихся частей заявки в данном процессоре 2,Сигнал "Последний исправньп" постоянно включен на входе последнегов цепи процессора 2 системы, В случаеего неисправности сигнал отказа разрешает прохождение сигнала "Последний исправный" через элемент 1 О Ина вход следующего (прыдыдущего) исправного процессора 2, передавая емуфункции последнего исправного, и т,д,При такой организации перераспре"деления функций между процессорами 2система в последовательном режиме обработки сохраняет работоспособность при наличии хотя бы одного (любого) исправного процессора 2,Блок 4 выполнения операций (фиг.2) работает по программам обработки, хранящимся в узле 21, запрос к которому производится по адресу, сформированному в счетчике 14 команд. Команда, поступающая иэ узла 21 по шине20 команд, содержит 4-разрядный кодоперации, который передается в дешифратор 15; 12-разрядный адрес перехода, который передает в счетчик 4команд, или микрокоманду, которая передается для выполнения в узел 16 или 17,Формирование адреса в счетчике 14 команд осуществляет один из пяти сигналов; сигнал исполнения по связи 25 или сигнал исполнения по связи 26увеличивает адрес на единицу при выполнении операций в узле 16 или 17 Осоответственно; первый сигнал управления с выхода дешифратора 15 записывает адрес перехода с шины 20 привыполнении команд безусловного перехода; второк сигнал управления записывает из узла 17 или 16 начальныйадрес программ обработки (или частичной обработки) заявки; третийсигнал управления модифицирует адрессигналами состояния из узла 16 при 20выполнении команд условного перехода,При выполнении команды переходадешифратор 15 одним из первых трех.сигналов 19 управления записываетадрес перехода в счетчик 14 команд, 25При выполнении других команд дешифра-тор 15 четвертым и пятым сигналамиуправления включает соответственноузел 16 или 17. Затем включенный узелвыполняет операцию, заданную посту- Опившей в него микрокомандой. По окончании операции включенный узел выдаетчерез элемент 80 ИЛИ сигнал исполнения на счетный вход счетчика 4команд для увеличения на единицу егосодержимого,Программы обработки заявок, помещенные в узел 21, имеет модульнуюструктуру, Выбор соответствующей программы определяется кодом адресаобрабатываемой заявки, являющимсяидентификатором этой программы,На фиг,8 показан алгоритм выполнения программы блоком 4 и содержание разрядов кода заявки.45После выполнения программы обработки заявки (или программы частичной обработки заявки при работе в последовательном режиме) производится определение исправности блока 4 путем 5 О выполнения им тестовой программы (теста), В случае неисправности блока 4 он выдает сигнал отказа, поступающий в элементы 7 ИЛИ и 1 О И. При правильном выполнении теста блок 4 выда ет сигнал обращения, если не обрабо-: тана последняя часть заявки (при работе в последовательном режиме),или сигнал эагроса, если заявка обработана до конца. Сигнал обращения поступает на элементы 8 и 9 И, сигнал запроса - в коммутатор 3 и элемент 5 ИЛИ, На фиг, 9 приведен алгоритм реакции системы на отказ,Занятие магистрали 2 блоком 4 обеспечивает узел 18. При подаче в него сигнала захвата по связи 22 он, обмениваясь интерфейсными сигналами с магистралью 12, занимает ее, о чем сигналиэируе,т выдачей в узел 17 обмена сигнала разрешения захвата по связи 24, Освобождение магистра, и 2 происходит при появлении си,нала приема по магистрали 23.Коммутатор 3 получает на вход 29из предыдущего процессора 2 сигналразрешения, Если блок 4 выдал в коммутатор 3 сигнал запроса, то дальнейшее прохождение сигнала разрешенияпрекращается, а коммутатор 3 выдаетс выхода элемента 28 И в блок 4 сиг-;нал начала работы, Этот сигнал (объединенный элементом 82 ИЛИ с пятымсигналом управления) включает узел 17обмена, который инициирует считываниеследующей заявки. Если блок 4 не выдает в коммутатор 3 сигнал запроса,то сигнал разрешения с входа 29 черезэлемент 27 И поступает в блок 6 переключения режимов,Блок 6 переключения режимов служит для организации обмена между процессорами 2 сигналами запроса и разрешения. Наличие сигнала переключения на,входе 34 разрешает сквозное прохождение через блок 6 переключения режимов сигнала запроса (через элемент 30 И) и сигнала разрешения (через элементы 31 И и 38 ИИ, При отсутствии сигнала переключения блок 6 переключения режимов выдает с выхода элемента 33 ИЛИ сигнал разрешения только при совпадении в элементе 32 И сигнала обращения и сигнала запроса от последующего процессора 2,Работа узла .16 осуществляется в соответствии с приведенной на фиг, 5 временной диаграммой, Алгоритм выполнения микрокоманды начинается с приходом отрицательного фронта четвертого сигнала управления с вььхода дешифратора 15 (при этом на входе регистра 52 микрокоманд до:гжен быть установ 2412501 О В зависимости от кода в разрядах О и 1 регистра 52 микрокоманд 12- разрядная микрокоманда узла 16 разбивается на поля, образуя .в системемикрокоманд четыре формата микрокоманд, Во всех форматах микрокоманд разряды 2-4 определяют код операции сумматора 48, а разряд 11 содержит признак выдачи содержимого регистра 50 состояния в счетчик 14 команд,В 1-м формате (формат операции "Регистр-регистр") разряды 5-7 миклен код микрокоманды), который запус-кает формирователь 54, Затем записывается микрокоманда в 12-разрядный . регистр 52 микрокоманд и информация в регистре 46 (о наличии информации на входе узла 45 свидетельствует сигнал выдачи по связи 55 на входе элемента 51 коммутации), После этого выдаются сигнал приема по связи 57 (в узел 17 обмена) и сигнал исполнения по связи 25, эа время действия которого происходит выполнение операций, заданной кодом микрокоманды, над информацией, поступающей на входы 15 сумматора 48 из регистра 46 и узла 47. Одновременно сигнал исполнения по связи увеличивает на единицу содержимое счетчика 14 команд. Далее выполняются операции сдвига в сдвига теле 49 и запись. результата в узле 47, регистр 46 или регистр 50 состояния в зависимости от кода микрокоманды. С момента окончания записи узел 16 переходит в исходное состоя ние для приема новой микрокоманды и в то же время начинается выдача из него информации в угол 17 обмена: формируется сигнал выдачи по связи 55, сопровождающий выданную информацию, а затем при поступлении из узла 17 обмена сигнала приема по связи 57 информации сигнал выдачи сбрасывается. Таким образом, фазы выдачи информации и приема следующей микро- команды могут совмещаться, однако исполнение следующей микрокоманды начинается только после освобождения узла 45 и приема через него новой информации. Работа элемента 51, т,е. условие формирования его выходных сигналов, описывается следующимиуравнениями:55 вых 5657 вх576 ы = 5855 е 14559 = 56 Ч 58 55 вх рокоманды указывают адрес источника первого операнда (номер одного из регистров узла 47), разряды 8-10 указывают адрес второго операнда и приемника результата операций ( номер одного иэ регистров узла 47). Кроме этого, результат заносится в регистр 46.Во 2-м формате (формат операций "Регистр-рабочий регистр") разряды 5-7 микрокоманды указывают адрес источника первого операнда (номер одного из регистров узла 47), разряды 8- 1 О определяют код операции сдвигате,ля 49, Источником второго операнда является регистр 46, в который заносится результат операции,В 3-м формате (формат операции ".С константой") разряды 5-8 микрокоманды являются одним из операндов "(С константой" ), а в разрядах 9-10 указываются источники и приемники информации при этих операциях (регистр 46, регистр 50 состояний).В 4-м формате (формат микрокоманд "Собменом") в разрядах 8-10 микро- команды находится код операции обмена. Работу узла 17 обмена при выполнении операции пересылки информации с входа узла 60 на выход узла 61, т,е, при организации обмена данными между арифметико-логическим узлом 16 и магистралью 12, иллюстрирует временная диаграмма, представленная на фиг.6. Алгоритм работы узла 17 обмена начинается с его запуска отрицательным фронтом пятого сигнала управления с выхода дешифратора 15. После этого происходит прием микрокоманды в регистр 66 микрокоманд и выдается сигнал исполнения по связи 26, разрешающий выполнение операции; этот сиг-нал одновременно увеличивает на единицу содержимое счетчика 14 команд. Сигнал выдачи по связи 55, поступая на вход элемента 62, вызывает прием информации в узел 60, После прихода сигнала вьдачи формируется сигнал захвата по связи 22. Так как после этого сигнал исполнения по связи. 26 заканчивается, при поступлении вновь отрицательного фронта пятого сигнала управления возможен прием новой микрокоманды. При поступлении сигнала разрешения захвата по связи 24, свйдетельствующего о готовности маги 1241250страли 12 к приему информации, начинается выдача информации из узла 17обмена, для чего формируется сигналпо магистрали 37, При подаче на вход5элемента 63 сигнала приема по маги-страли 23 сигнал выдачи по магистрали 37 сбрасывается и выдача информации прекращается.Элемент 62 в узле 17 обмена ана О,погичен элементу 51 в узле 16, Егофункции описываются уравнениями,приведенными выше, Работа элемента63 описывается следующим логическимуравнением;1537 еых 7023 вх24;23 вых = 71 37 вх72 = 24 Ч 71 37 вхОперация пересылок информации свхода одного узла приема-передачи 20на выход другого, реализуемые узлом17 обмена, задаются системой микрокоманд, приведенной на фиг,6 (в графе "Операция" указаны узлы приемапередачи, участвующие в пересилке), 25Узел 18 работает следующим образом,Сигнал захвата по связи 22, поступающий из узла 17 обмена, выдается30в общую для всей системы магистраль40 запроса (через элемент 78,) и одновременно поступает на элементы 7375 И, С магистрали 40 сигналы запросазахвата поступают на вход 38 узла 18первого по приоритету процессора 2,Если этот процессор 2 не выдавал сигнала захвата по связи 22, то сигналзапроса захвата проходит черезэлемент 73 И и в качестве сигнала ответа с выхода 39 поступает далее навход 38 узла 18 следующего процессора 2 и т,д. При наличии. сигнала захвата по связи 22 сигнал запроса захвата проходит через элементы 74 и76 И (если нет сигнала на общей длявсей .системы магистрали 41 занятости) и включает триггер 77, После этого выходной потенциал триггера 77разрешает выдачу через элемент 79сигнала на магистраль 41 и через эле мент 75 И сигнала разрешения .захватапо связи 24 в узел 17 обмена, занимая тем самым магистраль 12 и разрешая обмен данными по ней между процессорами 2,55По окончании обмена (те при приходе сигнала по магистрали 23) триггер 77 переключается, снимаются сигнал с магистрали 41 и сигнал разрешения захвата по связи 24, тем самым освобождается магистраль 2 и разрешается ее захват другими процессорами 2формула изобретения1; Адаптивная система обработки данных, содержащая блок памяти заявок и процессоры, каждый из которых включает блок выполнения операций, коммутатор сигнала опроса, блок переключения режимов и первый элемент ИЛИ причем информационные и адресные 1входы и выходы блока выполнения операции каждого процессораи блока памяти заявок соединены соответственно шиной данных и шиной адреса, вход запроса блока памяти заявок подключен к выходу первого элемента ИЛИ первого прорессора, выход .разрешения блока памяти заявок подключен к входу разрешения коммутатора сигналов первого процессора, выход опроса блока выполнения операции в каждом процессоре подключен к первому входу первого элемента ИЛИ и информационному входу коммутатора сигнала опроса, выход которого соединен с запускающим входом блока выполнения операций, выход первого элемента ИЛИ каждого процессора, кроме первого, подключен к входу запроса блока переключения режимов предыдущего процессора, второй вход первого элемента ИЛИ каждого процессора подключен к выходу запроса блока переключения режимов, вход разрешения которого соединен с выходом коммутатора сигналов опроса, выход разрешения блока переключения режимов соединен с управляющим входом коммутатора сигналов опроса последующего процессора, о т л и ч а ю щ а я с я тем, что, с целью повышения надежнссти путем автоматического восстановления функционирования в режиме последовательной обработки, в каждый процессор введены второй . элемент ИЛИ и четыре элемента И, причем вход обращения и задающий вход блока переключения режимов соедине" ны соответственно с выходом первого элемента И и выходом второго элемента ИЛИ, выход обращения блока выполнения операций соединен с. прямым входом первого элемента И и с первымвходом второго элемента И, выход которого подключен к входу продолженияблока выполнения операций, первыйвход третьего элемента И, второйвход второго элемента И и инверсныйвход первого элемента И соединены свыходом четвертого элемента И, выходотказа блока выполнения операций подключен к второму входу третьего элемента Ии.первому входу второго эле -мента ИЛИ, второй вход которого и инверсный, вход четвертого элемента Исоединены с входом задания режимасистемы, прямой вход четвертого элемента И каждого предыдущего процессора подКлючен к выходу третьего элемента И последующего процессора, выход третьего элемента И первого процессора является выходом сигнала не Оисправности системы, входы и выходывыдачи, приема, занятости и выходызапроса блоков выполнения операцийпроцессоров соединены соответственно с магистралями выдачи, приема,запроса и занятости, вход запросазахвата блока выполнения операцийпервого процессора подключен.к.магистрали запроса, выход ответа блокавыполнения операций каждого предыдущего процессора подключен к входузапроса захвата блока выполнения операций последующего процессора, причемблок выполнения операций содержитФузел памяти, счетчик команд, арифметико-логический узел, узел обмена,узел подключения магистрали, элементы ИЛИ и дешифратор, первый .выход которого подключен к первому входу первого элемента ИЛИ, второй и третий 40выходы соединены соответственно с1входами разрешения записи начального адреса программы и адреса условного перехода счетчика команд, вход разрешения записи адреоа безусловного пе рехода которого подключен к выходупервого элемента ИЛИ, второй вход которого является входом продолженияблока выполнения операций, четвертый выход дешифратора подключен к запускающему входу арифметико-логическогоузла, пятый выход соединен с первымвходом второго элемента ИЛИ, шестой,седьмой и.восьмой выходы дешифратораявляются соответственно выходами отказа, обращения и запроса . блока выполнения операций, выход узла памяти подключен к входу дешифратора,входу адреса безусловного перехода счетчика команд и входам микрокоманд арифметико-логического узла и узла обмена, первые адресные и первые ин-формационные входы и выходы, первые, входы и выходы выдачи и приема которого являются соответственно адресными и информационными входами и выходами, входами и выходами выдачи.и приема блока выполнения операций, адресный и информационный входы которого соединены соответственно с адресным; и информационным входами узла памяти, вход адреса команд которого соединен с выходом счетчика команд, вход начального адреса программы которого соединен с вторым информационным выходом узла обмена и информационным выходом арифметико-логического узла; информационные вход и выход которого соединены соответственно с вторыми информационными выходом и входом узла обмена, первый и второй входы выдачи и приема которого соединены с первым и вторыч выходом выдачи и приема арифметико.-логического узла, первый и второй входы выдачи и приема которого соединены соответственно с первым и вторым выходами выдачи и приема узла обмена, запускающий вхОд которого соединен с выходом второго элемента ИЛИ, второй вход которого является запускаемым входом блока выполнения операций, выходы сигналов исполнения арифметико-логического узла и узла обмена соедине" ны соответственно с первым и вторым входами третьего элемента ИЛИ, выходкоторого подключен к счетному входу счетчика команд, вход адреса условного перехода которого подключен к выходу признака состояния арифметико-логического узла, выходы сигналов захвата и приема и вход сигнала разрешения захвата узла обмена. соедине-, ны соответственно с входом сигнала захвата, входом сигнала приема и выходом сигнала разрешения захвата узла подключения магистрали, вход запроса захвата, выходы ответа и запроса, вход и выход занятости которого являются соответственно входрм запроса захвата, выходами ответа и запроса, входом и выходом занятости блока выполнения операций, причем блок переключения режимов содержит три элемента И и элемент ИЛИ, выходкоторого является выходом разрешения блока, входы элемента И 11 И соединены соответственно с выходами первого и второго элементов И, первые входы первого и третьего элементов И соединены с задающим входом блока, первый вход второго элемента И являет" ся входом обращения блока, вторые входы второго и третьего элементов И соединены с входом запроса блока, второй вход первого элемента И является входом разрешения блока, выход третьего элемента И является выходом запроса блока. 452, Системапоп,1, о тличающ ая с я тем, что узел обмена содержит регистр, два элемента приема- передачи, коммутатор, регистр микро- команд, формирователь синхроимпуль сов, элемент И и два элемента коммутации, причем первый, второй и третий информационные входы коммутатора соединены соответственно с первыми информационными выходами первого и 25 второго элементов приема-передачи и информационным выходом регистра, первый, второй и третий выходы коммутатора соединены соответственно с первыми информационными входами перво- З 0 го и второго элементов приема-переда 10 чи и информационным входом регистра,вторые информационные входы и выходпервого элемента приема-передачи являются соответственно вторыми инфор 35Мационными входамй и выходом узлаобмена, запускающий вход первогоэлемента приема-передачиподключенк разрешающему выходу первого элемен.та коммутации, первые и вторые ин- "0формационные входы и выходы которого являются соответственно вторымивходами и выходом приема узла обмена, вторые информационные вход и выход первого элемента коммутации являются соответственно вторыми входоми выходом выдачи узла обмена, второйвход выдачи узла обмена соединен спервым входом элемента И, выход которого является выходом сигнала захвата узла обмена, вторые информационные вход и выход второго элементаприема-передачи являются первыми информационными входом и выходом узлаобмена, третьи информационные вход и 55выход второго элемента приема-передачи являются адресными входом и выходом узла обмена, запускающий вход второго элемента приема-передачи соединен с разрешающим выходом второго элемента коммутации, первые информационные вход и выход которого явля- ются ссотпетственно первыми входом и выходом выдачи узла обмена, вторые информационные вход и выход второго элемента коммутации являются соответственно первыми входом и вьходом приема узла обмена первый вход приема которого соединен с выходом сигнала приема узла обмена, первый и второй выходы дешифратора микрэкоманд подключены соответственно к первому и второму разрушающим входам первого элемента коммутации, третий вь ход подключен к первому разрешающемувходу второго э.пемента коммутации и второму входу элемента И, инверсный вход которого и второй разрешающий вход второго элемента коммутации соединень: с входом сигнала разрешения захвата узла обмена, четвертый вьгход дешифратора микрокоманд подключен к третьему разрешающему входу второго элемента коммутации, пятый и шестой выходы соединены соответственно с разрешающими входами регист- . ра и коммутатора, синхронизирующие входы которых соединень 1 соответственно с первым и вторым выходами формирователя синхроимпульсов, третий и четвертый выходы которого подключены к синхрониэирующему входу дешифратора микрокоманд и входу разрешения записи регистра микрокоманд, пятый выход является выходом сигнала исполнения узла обмена, запускающий вход которого подключен к входу пуска формирователя синхроимлульсов, выход регистра микрокоманд подключен к информационному входу дешифратора микрокоманд, вход регистра микроко-. манд является входом микрокоманд узла обмена.3, Система п п.1, о т л и ч а ющ а я с я тем, что узел подключения магистрали содержит элементы И, .триггер и два элемента коммутации, выход первого из которых является выходом запроса узла, выход второго элемента коммутации является выходом занятости узла, информационные входы первого и второго элементов коммутации подключены к выходу источника литания, разрешающий вход первого элемен" та коммутации, первые входы первого16 1241250 12 и второго элементов И и инверсныйвход третьего элемента И соединены свходом сигнала захвата узла, второйвход второго элемента И и прямой входтретьего элемента И соединены с входом запроса захвата узла, выходтретьего элемента И является выходомответа узла, выход первого элементаИ является выходом сигнала разрешения 10захвата узла, второй вход первого элемента И и разрешаюший вход второго элемента коммутации соединены сединичным выходом триггера, нулевойвход которого является входом сигналаприема узла, а единичный вход подключен к выходу четвертого элементаИ, прямой и инверсный в.:од которогоподключены соответственно к выходувторого элемента И и входу занятостиузла.