Устройство для исследования графов

/5 113035,Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 Тираж 671 ИИПИ Государственн по делам изобретенМосква, Ж-. 35,Подписноего комитета СССРий и открытийаушская наб., д,4/5123 Изобретение относится к вычислительной технике, а именно к исследованиям графов, представляющих схемы цифровых блоков, проводимым для проверки логической правильности схем в процессе их разработки и оценки . качества тестов, применяемых при производственном и эксплуатационном контроле цифровых блоков.Цель изобретения - повышение быстродействия и точности.На фиг. 1 1;изображена структурная схема предлагаемого устройства; на фиг. 2 - схемы первого коммутатора и регистра; на фиг. 3 - схемы второго и третьего коммутаторов; на фиг. 4 - схема блока вычисления вершин; нафиг, 5 - схема дешифратора; на фиг. 6 - схема блока управления.Устройство содержит вход 1 зада+ ния номеров вершин, первый коммутатор 2, регистр Э, второй блок 4 памяти, второй 5 и третий 6 коммутаторы, блок 7 вычисления функций вершин, дешифратор 8, первый блок 9 памяти, блок 10 управления, выход 11 окончания работы, адресный вход 12, информационный вход 13, информационный выход 14. Вход 1 представляет собой набор из и двунаправленных линий передачи данных, предназначенных для подключения к устройству внешних аппаратных моделей функциональных узлов вычислительной техники. Эти модели воспроизводят вершины графа, представляющего схему исследуемого объекта, В качестве аппаратных моделей функциональных узлов используются образцы серийных интегральных схем, преимущественно больших интегральных схем (БИС),входящих в состав моделируемых объектов. Каждая линия входа 1 соединена с соответствующим входом коммутатора 2 и выходом регистра 3,. Коммутатор 2 служит для выборки .линий входа 1 и опроса их состояния и содержит п 1 идентичных мультиплексоров 15, где ь - максимальная разрядность передаваемых н обрабатываемых устройством слов данных. При общем числе выводов у БИС, одновременно подключаемых к входу 1, равном И ,каждый мультиплексор 15 имеет 1 с- инфоРмационных, Р 1 о 8 г,1 сиш 8099 1 адресных входов и реализует, функцию (для случая 1 с = 4, р 2) М.= П,А,Аг + ПгА,Аг + 11 зААг + 11 А,Агде М . - выход мультиплексора;Р Вг, - информационные входы;3 ф 1141 О А,э Аг - адресные входы.1 В предлагаемом варианте устройства и = 1024; в = 16 при этом1 с=64, р=6,15 Регистр,3 служит для запоминанияданных, подаваемых на входы БИС,подключенных к входу: 1, Он состоитиз Е ш-разрядных секций, каждый разряд которых содержит элемент НЕ 162 О с открытым коллекторным выходом и.триггер 17, Если вывод ВИС, подкдю ".ченный к какой-либо линии входа 1,является выходом БИС, то для устранения влияния элемента НЕ 16 на25 состояние выхода соответствующийтриггер 17 должен быть установленв "1". Перед началом работы устройства установка триггеров 7 в "1"обеспечивается кнопкой 18. В составрегистра 3 входят также дешифратор19, имеющий Е выходов и предназначенный для выборки 1 п -разрядных секций,регистра и записи в них данных, атакже схемь выборки источника данных.1Каждая из этих схем состоит из элементов ИЛИ 20 и И 21.Блок 4 является памятью данныхустройства и содержит е 1 одноразрядных статических ЗУ с объединенными;адресными входами и с раздельнымивходами записи. В предлагаемом варианте устройства объем каждого ЗУравен 1 Кбит.Второй и третий коммутаторы 5и 6 имеют одинаковые схемы, Каждыйиз них содержит Ь -разрядный входной мультиплексор 22 (на фиг, 3представлена .схема для м = 8).Мультиплексор 22 служит для выборки в -разрядного слова. данных со одного из двух возможных направлений.приема, а мультиплексор.23 - длявыборки заданного разряда в слове,Вьцодной мультиплексор 24 в зависимости от состояния его адресных55 входов обеспечивает нли выдачу ераэрядного слова с выходов мультиплексора 22, или копирование (размножение) младшей или старшей четвер238 ки разрядов этого слова или разряда, выбранного мультиплексором 23.Блок 7 служит для вычисления логических функций элементов или вершин. графа, представляющего схему объекта, моделируемого с помощью . программы, Он состоит иэ одинаковых вычислительных узлов и общего для всех узлов элемента ИЛИ 25. Каждый вычислительный узел блока 7 содержит О триггер 26 регистра-накопителя К и логический узел, образованный элементами ИЛИ 27, И 28, НЕ 29. С помощью входов кода операции, связанных с блоком 10, каждый вычислитель ный узел может быть настроен на .любую из шестнадцати возможных логи 3ческих функций двух аргументов, вклю 4 ,чая константы 1 и О, сами аргументы, их инверсии, функции И, ИЛИ, И-НЕ, 20 ИЛИ-НЕ, суммуно модулю два и т.д. Элемент ИЛИ 25 служит для фиксации нулевого результата на выходах элементов ИЛИ 27. В командах сравнения этот результат соответствует равенст ву содержимого регистра-накопителя К и данных, получаемых от коммутатора 5.Дешифратор 8 служит для формирования стробов записи данных в заданный разряд нли группу из четырех или восьми разрядов выбранного слова блока 4 или регистра-накопителя К блока7. Он определяет также разряды выбранной секции регистра 3, в которые записывается новое состояние от комму татора 6, и разряды, в которых восстанавливается прежнее состояние из . блока 4. Дешифратор 8. включает в себя мультиплексор 30, дешифратор 31 номера разряда а -разрядного слова 40 (на фиг.5 дан пример схемы для а =8), элементы И-НЕ 32, объединяющие сигналы дешифратора 31 и поступающие от блока 10 сигналы выбора младшейили старшей четверки разрядов сло-. 45 . ва, элемент И-НЕ 33 для стробирования залиси данных в регистр 3, две группы элементов И-НЕ 34 и 35 для Формирования стробов записи в блоки 4 и 7 соответственно. Мультиплексор 30 50 служит для.передачи номера разряда на входы дешифратора 3 или из адресного поля .команды, или из поля кода операции.Блок 9 является памятью программ 55 устройства и представляет собой статическое оперативное ЭУ. В предлагаемом варианте устройства исполь 099 4зуется 24-разрядная команда и соответственно разрядность ЗУ равна 24.Объем ЗУ - шестнадцать 24-разрядныхслов.Блок 1 О содержит счетчик 36 команд, первый регистр 37 для запоминания команды, первый элемент ИЛИ 38,первый 39 и второй 40 элементы И, первый 4 и второй 42 триггеры для фиксации результатов сравнения, второйэлемент ИЛИ 43, первый дешифратор 44предназначенный для расшифровки команды, третий элемент ИЛИ 45, третийтриггер 46 останова, синхрогенератор 47, второй дешифратор 48, второй регистр 49 и третий дешифратор50.Регистр 49, служит для запоминаниякода операции ваода-вывода, дешифратор 48 - для расшифровки этого кода.Дешифратор 50 обеспечивает распознавание адресов устройства на входе 12. Входы 12,13 и выходы 1,14соединяются с магистралью внешнегоинтерфейса ЭВИ, .обеспечивающей хранение входных последовательностей(тестов) моделируемого объекта иввод их в устройство, а также вывод выходных последовательностей,полученных в результате моделирования, ихнакопление и обработку.Устройство работает следующимобразом.. Перед началом работы к входу 1подключается набор БИС, используемых в исследуемом объекте, а в блок9 от ЭВМ вводится моделирующая программа, которая выполняет следующиеФункции: распознавание направленияобмена с двунаправленными выводамиБИС, передачу данных с выходов навходы БИС в соответствии.со схемойих.соединений в объекте, вычислениесостояний элементов объекта, моделцруемых программно, сравнение текущего состояния выходов БИС и вычисляемых элементов с их предыдущимсостоянием для определения необходимости передачи данных с выходов навходы,. фиксации конца процесса установления элементов схемы в устойчивое состояние,Эти функции реализуются с помощью команд устройства, каждая из которых состоит из трех полей: кода операции, кода Формата операнда и адресного поля. У большинства команд адресное поле. содержит адрес блока 4емого элемента осуществляет выборкупо соответствующим адресам блока 4состояний источников входных сигналовэлемента, логические операции с нимив блоке 7 для вычисления нового состояния выхода элемента, выборку изблока 4 предыдущего состояния выхода,сравнение его с новым состоянием ипри их неравенстве запись "1" в Ь триггер 41 и нового состояния элемента по адресу его выхода в блоке 4,Подпрограммы связей БИС обеспечивают передачу данных с выходов на входы БИС в соответствии со схемойих соединений в объекте. Первая копередает состояние источника сигнала(выхода какой-.нибудь БИС, выходавычисляемого .элемента или внешнегоВхода схемь) в регистр-накопитель Кблока 7Последующие команды передают содержимое регистра В. в разряды регистра 3, соответствующие входам БИС, связанным с данным источником сигнала. Если источником является выход БИС, то между первой и последующими командами подпрограммы связи вставляются две дополнительные команды, одна из которых читает предыдущее состояние выхода БИС из блока 4, сравнивает его с новым состоянием в регистре К и при их неравенстве записывает "1" в триггеры 41 и 42 и новое состояние выхода в блок 4. Другая команда - условный: переход по состоянию триггера 42, с помощью которой делается обход последующих команд, если состояние выхода БИС не изменилось по сравнению с предыдущим, Это обеспечивает событийное моделирование связей БИС.Моделирование двунаправленнных соединений БИС отличается от указанного тем, что для каждого такого соединения используется несколько подпрограмм, число которых равно числувозможных источников сигналов в данравляющих входов и выходов БИС, которая, сравнивая их состояние с эталонной информацией, хранимой в блоке 4, определяет источник сигнала и передает управление соответствующей подпрограмме связи,Если в какой-либо цепи исследуемого объекта источником сигнала яв. -.1238099 Ьили входа 1. Адресвхода 1 определяет участвующий в операции выводили группу выводов БИС и служит дляуправления коммутатором 2 (при считывании состояний выходов БИС) илирегистром 3 (при записи данных в егоразряды для задания требуемого состояния входов БИС). Разрядностьслов данных, адресуемых на входе 1и в блоке 4 (1,4,8 или 16 разрядов), 10определяется кодом формата операнда.Состав основных операций, задаваемых кодом операции, следующий:логические операции вида 1=2(Х,1 О,где К - регистр-накопитель на триггерах 26 блока 7; Х - операнд из манда в каждой такой подпрограммеблока 4 или от входа 1, читаемый поадресу, указанному в команде;операции загрузки Х-.Е и выдачи Кна вход 1 или записи в блок 4 по20адресу, указанному в команде;операции сравнения К и Х с фиксацией результата сравнения г (1 - принеравенстве, 0 - при равенстве 1 ввиде гч Т, - +Т, или г - Т, где Т, и Т 25соответственно первый и второй триггеры 41 и 42 блока 10. Некоторые изэтих операций предусматривают такжезапись,по адресу операнда Х, еслиг=1;30операции управления: безусловныйпереход по адресу, указанному в.команде, условный переход в зависимости отосостояния триггеров 41 и 42,сброс триггера 41, останов программы.Процедура моделирования организу 35ется следующим образом..Каждому источнику сигнала в моделируемой схеме (выходу БИС, подклю;ченному к входу 1, выходу программновычисляемого элемента, внешнемувходу схемы) в блоке 4 отводитсясвой разряд, в котором хранится текущее состояние источника. Таким образомкаждому источнику сигнала всхеме соответствует свой адрес бло 45ка 4, причем для выводов БИС используются старшие адреса этого блока,совпадающие с адресами этих выводовна входе 1.Моделирующая программа представ- отдельная подпрограмма анализа уп 50ляет собой набор подпрограмм, каждаяиз которых соответствует или некоторой вершине графа, т,е. определенному вычисляемому элементу, или определенной дуге. графа, т.е. цеписоединений БИС, связывающей источник сигнала со всеми его приемниками. Подпрограмма для любого вычисля"7 1238 ляется объединение нескольких вы-, ходов БИС с открытым коллекторомР ("монтажная" функция И), то в соот-, ветствующей подпрограмме связи сначала идут команды .передачи состояний объединяемых выходов БИС в блок 7 с одновременным вычислением функции И в регистре К, состояние которого анализируется и передается на входы БИС - приемников сигнала так же, как 10 в укаэанной ранее подпрограмме. В зависимости от значения кода формата операнда, указываемого в командах,рассмотренные подпрограммы связи БИС могут оперировать с источниками и 15 приемниками сигналов, разрядность которых равна 1,4,8 или 16. Аналогичным образом в подпрограммах моде-.лирования можно параллельно вычис.лять состояния 1,4,8 или .6 однотип ных логических элементов.Моделирование в каждом такте строится как итеративный процесс получения состояния схемы, устойчивого относительно заданного входного на бора сигналов. Каждому его шагу со/ эответствует. один проход моделирующей программы. Если на текущем шаге хотя бы один выход БИС, подключенной к входу 1, или программно моделируемый-элемент изменяет свое состояние по сраВнение с предыдущей итерацией (в этом случае триггер 41 находится в состоянии "1"), то выполняется следующая итерация, в35 ,противном случае моделирование в такте 1 .заканчивается. Проверка. конца итераций делается следующей после всех подпрограмм командой условного перехода по состоянию триггера 41, которая передает управление или команде сброса этого триггера, с которой начинается моделирующая программа, или команде остано-,45Работа основных блоков устройства:.в процессе загрузки и выполнения моделирующей программы организуется следующим образом.Ъ Программа загружается в блок 9 с помощью блока 10. При этом записываемые команды поступают в блок 9 непосредственно с входа 13 устройства, а адреса записй - через регистр 37 и счетчик 36 блока 10. Блок 10 производит также в каждом такте моделирования ввод входного набора сигналов в блок 4 и вывод из него 0998полученного в результате моделирования выходного набораПередача слов входного набора с входа 13 в блок 4 происходит через коммутатор 6, а из блока 4 на выход 14 устройства через коммутатор 5 и блок 7. Адреса блока 4 в обоих случаях задаются через адресное поле регистра 37.При вводе и выводе данных направление передачи, а также приемйик или источник данных в устройстве определяется получаемым от ЭВМ кодом операции, который запоминается в регистре 49, Синхронизация записи в регистр 49 осуществляется дешифратором 50, который распознает адреса устройства на адресных шинах ЭВМ и под действием ее управляющих сиг-налов выдает синхронизирующий им-. пульс на установочный вход регистра 49, а также стробирует дешифратор 48, с выходов которого синхросигналы поступают на установочный вход регистра 37, на элементы ИЛИ 38 и 45, на вход установки триггера 46, а также на вход записи блока 9При этом сигнал на выходе элемента ИЛИ 38 разрешает прием адреса из регистра 37 в счетчик 36, а сигнал элемента ИЛИ 45 стробирует дешифра" тор 44, вырабатывающий импульсы записи вводимойинформации в блок 4 или в регистр 3, а также фиксации выводимой из блока 4 информации.в регистре К блока 7. Вырабатываемые дешифратором 44 сигналы, а также формат вводимых или выводимых данных определяется предварительно записанными в старшие разряды регистра 37 кодами операции и формата, которые принимаются с входа 13 при соответствующем коде операции ввода- вывода в регистре 49.После ввода входного набора для очередного такта моделирования запускается моделирующая программа. Для этого в счетчик 36 засылается адрес ее начала в блоке 9. Затем ЭВМ записывает в регистр 49.код операции пуска, по которому устанавливается в "1" триггер 46 и запускается син- хрогенератор 47, который в каждом - цикле работы вырабатывает три: сдвинутых по времени синхросигнала. По первому иэ них с выхода блока 9 в регистр 37 принимается очередная команда программы, по второму - увеличивается на единицу содержимое счетчика 36. В результате этого ко9 12380манда из регистра 37 поступает вблоки 2-8 устройства, определяя ихоперации, а блок 9 начинает чтениеследующей команды. По третьему синхросигналу синхрогенератора 47 выполняется операция, предписанная принятой командой. Этот сигнал стробирует через элемент ИЛИ 45 дешифратор 44,который расшифровывает код операциии вырабатывает соответствующие этому 10коду управляющие сигналы. Выполнениекоманд останова, безусловного и условных переходов, сброса триггера 41обеспечивается непосредственно в блоке 10. 15При безусловном переходе сигналс соответствующего выхода дешифратора 44, действуя через элемент ИЛИ 38,вызывает прием в счетчик 36 адресаиз регистра 37. В командах условных 20переходов аналогичная передача адреса происходит, только при состоянии"1" одного из триггеров 41 и 42,которое распознается элементами И39 и 40. В командах сброса трнггера 41 и останова программы сигналс соответствующих выходов дешифратора 44 воздействует на триггеры 41и 46. В последней на указанных командустанавливается в "О" триггер 46, зокоторый останавливает синхрогенера-,тор 47 и выдает сигнал окончания.очередного такта моделирования навыход 11 устройства.Выполнение команд обмена данными,35логических операций и сравненияобеспечивается блоками 2-8 устройства под управлением блока 1 О. В этихкомандах .адрес М -разрядного словаданных поступает из регистра 37 на40адресные входы мультиплексоров 15коммутатора 2, которые выбирают со-ответствующую группу линий входа 1,на управляющие входы, дешифратора 1945регистра 3, который подготавливаетвыбор соответствующей секции регистра 3, и на адресные входы блока 4,который читает сооответствующееслово данных. Младшая часть адресного поля, код формата операнда, часть50разрядов кода операции поступает изрегистра 37 в коммутаторы 5 и 6 ина дешифратор 8. Указанные блоки.обеспечивают обмен данными переменного формата. При максимальной разрядности Ф =8 данные могут иметьформат 1,4 и 8 разрядов. При в = 16возможны форматы 1,4,8 и 16 разрядов,99 10ВРазрядность коммутатора 2, секций регистра 3, блока 4, блока 7 и соответствующих связей равна в . Выделение участвующей в операции части щ-разрядного слова (четверки разрядов или отдельного разряда), поступающего от коммутатора 2 или блока 4, производится коммутатором 5. Он же, . обеспечивает размножение выделенной части на всех своих выходах, что необходимо для последующей операции с этой частью слова или записи ее в заданную часть. регистра-накопителя К блока 7. Например, если задана операция с .четверкой разрядов, то выбранная четверка помещается в четырех младших и в четырех старших разрядах выходного слова коммутатора 5; если в операции должен участвовать определенный разряд входного слова, то его значение передается.во все разря- . ды выходного слова.,Если операция выполняется с целым щ -разрядным словом, то оно без каких-либо изме-. нений передается на выход коммутатора 5.Выбор .источника данных (коммутатор 2 или блок 4) для коммутатора 5 производится,его входным мультиплексором 22, который управляется старшим разрядом адресного поля команды из регистра 37. Мультиплексор 23 обеспечивает выбор заданного разряда в слове на выходах мультиплексора 22, а выходной мультиплексор 24 или передает на выходы коммутатора 5 это слово, или размножает .на них выбранный разряд или четверку разрядов. Управление мультиплексорами 23 и 24 обеспечивается кодом формата операнда из регистра 37 и младшими разрядами адресного поля, в которых указывается адрес разряда или четверки разрядов в слове данных.Аналогичная операция выделения и размножения части слова, содержащегО в регистре-накопителе К блока 7 или получаемого с входа 13, выполня- ется коммутатором 6, который подготав ливает данные для записи в регистр 3 или в блок 4. При выполнении моделирующей программы мультиплексор 22 обеспечивает прием данных только из , блока 7, а при вводе-выводе - с входа 13. Управление мультиплексорами 23 и 24 осуществляется кодом формата операнда и частью разрядов кода операции, в которой в некоторых командах указывается адрес разряда или12 выполняемая команда предусматриваетзапись данных из блока 7 в выбраннуюсекцию .регистра 3, то записываемоеслово формируется с использованием-схем выборки регистра 3, образованных элементами ИЛИ 20, И 2. Управление этими схемами производитсяэлементами И-НЕ 32 дешифратора 8.При состоянии "1" выхода элемента р И-НЕ. 32 соответствующая схема пере-. дает на входы триггеров 17 регистра 3 данные с выхода коммутатора 6, при состоянии "0" - с выхода блока 4; в котором по .адресу, совпадающему с адресом выбранной секции регистра 3, записано прошлое состояние разря-дов этой секции.Запись сформированного таким образом слова данных в выбранную. секцию производится по сигналу с выхода дешифратора 44, поступающему на элемент И-НЕ 33 дешифратора 8, На второй вход этого, элемента Из старшего разряда адресного поля команды подается признак обращения к входу 1Сигнал с выхода элемента И-НЕ 33 стробирует дешифратор 19, который производит .запись слова данных в выбранную секцию регистра 3.Одновременно по сигналам элементов И-НЕ 34 новые данные, передаваемые в соответствующие разряды этой секции, записываются в те же разряды выбранного тем же адресом словаблока 4,В. командах, предусматривающихоперацию сравнения данных, логическим узлам блока. 7, образованным элементами 27 - 29, задается операция поразрядногосложения по модулю два содержимого триггеров 26 регистра-накопителя К и данных от коммутатора 5. Элемент ИЛИ 25 блока 7 формирует результат сравнения (О -равно; 1 вне равно). Этот результатпоступает на триггеры сравнения 41 и 42 блока 1 О и записывается в них по сигналу дешифратора 44. Триггер 42 фиксирует результат только текущей команды. сравнения, а триггер 41 50 общий .результат, образуемый с по мощью операции ИЛИ по всем соответствующим командам. Формула изобретения 1. Устройство для исследованияграфов, содержащее первый .коммутатор,регистр,.дешифратор, первый блок пан 11 1238099четверки разрядов регистра блока 7,с которыми выполняется операция,Если выполняемая команда предусматривает загрузку данных в регистрблока 7 или логическую операцию,то под действием кода операции из регистра 37 логические узлы блока 7,образованные элементами 27 - 29,.настраиваются на заданную функциюаргументами которой являются состояния триггеров 26 блока 7 и выходовкоммутатора 5. Затем по сигналу ссоответствующего выхода дешифратора44 блока 10 происходит запись результата операции в те триггеры 26,которые выбраны дешифратором 8. Вы. бор разрядов (один заданный разряд,четверка или восьмерка разрядов).осуществляется дешифратором 31 иэлементами И-НЕ 32 блока 8. Выбранным разрядам соответствует "1" навыходах этих элементов, По сигналу ссоответствующего выхода дешифратора44 блока 10 состояние элементовИ-НЕ 32 опрашивается элементами(И-НЕ 35, которые вырабатываютстробы записи в .те триггеры 26регистра-накопителя К блока 7, которым соответствует на выходахэлементов И-НЕ 32.Ввиду того, что участвующая воперации часть слова данных от коммутатора 2 или блока 4 размноженана выходах коммутатора 5, то онаможет быть записана н любую соответствующую чаСть регистра-накопителя К блока 7. В логических операциях и в операциях загрузки данных в блок 7 эта часть регистра(1,4 или 8 разрядов) задается кодомформата операнда и кодом операции, , фОСоответствующие разряды этих кодовпередаются на входы дешифратора 31и элементов И-НЕ 32 мультиплексором30 блока 8.Если выполняемая команда требует 45запоминания данных из блока 7 в блоке.4, то подготовленные. коммутатором 6данные записываются в соответствующиещкЗУ блока 4. При этом работа дешифратора 8 отличается от указанной только тем, что сигналы записи формируют-.ся элементами И-НЕ 34, а мультиплек"ор 30 передает на входы дешифрато-.ра 3 и элементов И-НЕ 32 код формата операндов и содержимое младших 55разрядов адресного поля команды, вкоторых указывается адрес разрядаили четверки разрядов в слове. Если13 12380 мяти и блок управления, состоящий из первого регистра, счетчика, первого и второго триггеров и синхрогенератора, первый и второй выходы которого соединены соответственно с первым установочным входом первого регистра и счетным входом счетчика, первый установочный вход регистра соединен с первым выходом дешифратора, выход первого регистра блока 10 управления подключен к информационному входу дешифратора и управляющему входу первого коммутатора, выход . ; счетчика блока управления - с адресным входом первого блока памяти, 15 .выход которого поцключен к первому информационному входу первого регистра блока управления, а информационный вход первого коммутатора является входом задания номеров вершин устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия и точности, в устройство введены второй блок памяти, второй и третий коммутаторы, блок вычисления функций вершин, состоящий из элемента ИЛИ и группы вычислительных узлов, каждый из которых состоит из триггера, элемента ИЛИ, первого, второго, третьего и четвертого элементов И, первого и второго элементов НЕ, в блок управления введены первый, второй и третий дешифраторы, второй регистр, третий триггер, первый, втЬрой и третий элементы ИЛИ, первый и второй элементы И, в блоке35 управления информационный и стробиру" ющий входы первого дешифратора соединены соответственно с выходом первого регистра и выходом третьего40 элемента ИЛИ, первый вход которого подключен к третьему выходу синхрогенератора, установочный вход счетчика соединен с выходом первого элемента ИЛИ первый и второй входы котоФ45 рого подключены к выходам первого и второго элементов И, выход первого триггера соединен с первым входом первого элемента И и первым входом второго элемента ИЛИ, выход которого соединен с П-входом первого триггера, выходы второго и третьего триггеров подключены соответственно к первому входувторого .элемента И и входу останова синхрогенератора, первый, второй, третий, четвертый, 55 пятый, шестой,и седьмой выходы первого дешифратора соединены соответственно с С-входом и К-входом первого 9914триггера, С-входом второго триггера; К-входом третьего триггера, вторым входом первого элемента И, вторым .входом второго элемента И и третьим входом первого элемента ИЛИ, а информационный вход счетчика подключен к выходу первого регистра, выхдд второго регистра подключен к информационному входу второго дешифратора, выход третьего дешифратора подключен к установочному входу второго регистра и стробирующему входу вто-, рого дешифратора, в блоке вычисления функций вершин в каждом вычисли-. тельном узде Р-вход триггера соединен с выходом элемента ИЛИ, входы которого подключены к выходам элементов И, выход триггера соединен с первыми входами первого и четвертого элементов И, а через первый элемент НЕ - с первыми входами второго и третьего элементов И,. к вторым входам третьего и четвертого элементов И.подключен выход второго элемента НЕ, вход которого объединен с вторыми входами первого и второго элементов. И, к входам элемента ИЛИ подключены выходы элементов ИЛИ вычислительных узлов, выход второго. блока памяти соединен с первыми информационными входами второго коммутатора и регистра, выход которого подключен к информационному входу первого коммутатора, выход которого соединен с вторым информационныц входом второго коммутатора, выход которого подключен к входам вторых элементов НЕ вычислительных узлов, выход третьего коммутатора соединен с вторым информационным входом регистра и информационным входом второго блока памяти, вход записи которого подключен к второму выходу дешифратора, третий . выход которого соединен с С-входами триггеров вычислительных узлов, выход элемента ИЛИ которого подключен к второму входу второго элемента ИЛИ и Р-входу второго триггера блока управления, выход первого регистра блока управления соединен с адресным входом второго блока памяти, вторым установочным входом регистра, управляющими входами второго и третьего коммутаторов и третьими входами элементов И вычислительных узлов,евыходы триггеров вычислительных узлов подключены к первому информационному входу третьего коммутатораи являются информационным выходом уст15ройства, информационный вход первого блока памяти, второй информаци- . онный вход третьего коммутатора, второй информационный вход первого регистра и информационный вход второго регйстра блока управления объе-. динены и являются информационным входом устройства, выход первого дешифратора блока управления подключен к стробирующему входу дешифратора, выход второго дешифратора блока управления соединен соответствен. но с входом записи первого блока памяти., вторым установочным входом первого регистра, Б-входом третьего триггера, вторым входом третьего элемента ИЛИ и четвертым входом первого элемента ИЛИ блока управления, выход третьего триггера блока управления является выходом окончания работы устройства, а вход третьего де-, . шифратора блока управления - адресным входом устройства.2, Устройство по п.1, о т л и - ч а ю щ е е с я тем, что второй коммутатор содержит входной мультиплексор, мультиплексор разрядов и выходной мультиплексор, причем первый и второй информационные входы всех разрядов входного мультиплексора являются соответственно первым и вторым информационными входами , второго коммутатора, выходы первого, 6238099 16 второго, третьего и четвертого разрядов входного мультиплексора соединены соответственно с восьмым,седьмым, шестым и пятым информацион.ными входами мультиплексора разрядои с первым и вторым информационными входами соответственно .первого,второго, третьего и четвертого разрядов выходного мультиплексора и с 10 вторым информационным входом соот. ветственно пятого, шестогоседьмогои восьмОго разрядов выходного мультиплексора, выход пятого, шестого,, седьмого и восьмого разрядов входно го мультиплексора соединен соответственно с четвертым, третьим, вторым .и, первым информационным входоммультиплексора разрядов, с первыми третьим информационными входамисоответственно пятого, шестого,седьмого и восьмого разрядов выход.ного мультиплексора и с третьиминформационным входом соответственно первого, второго, третьего и и ЧЕтВЕРтоГО РаЗРЯДОВ ВЫХОДНОГО МУЛЬтиплексора, четвертые информационные,входы всех разрядов выходного мультиплексора объединены и подключенык выходу мультиплексора разрядов, 30выходы выходного мультиплексора являются выходом коммутатора , аадресные входы всех мультиплексоров - управляющим входом коммутатора,