Устройство для умножения данных переменной длины

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН 919 51) 4 С 06 Р 7/5 ПИСАНИЕ ИЗОБРЕТЕНИ13 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ОРСИОМУ СВИДЕТЕПЬСТ(56) Авторское свидетельство СССРВ 896617, кл. С Об Г 7/52, 1978,Авторское свидетельство СССРИ 769539, кл. С 06 Е 7/52, 1977.(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДАННЫХПЕРЕМЕННОЙ ДЛИНЫ(57) Изобретение относится к областивычислительной техники. Целью изобретения является повышение быстродействия устройства. Устройствосодержит регистры иножимого 3 и множителя 2, накапливающий сумматор 1,группу одноразрядных умножителей 4,блок управления 5. Для достижения по 129 ставленной цели в него введены дополнительно счетчик 6, элемент ИЛИ-НЕ регистр константы 8, блок памяти 10, элемент И 9, и/2 групп элементов И. Сущность изобретения состоит в том, что длина перемножаемых данных может быть различной и ограничивается длиной регистра множимого, Цикл умноже 1972ния состоит из двух шагов, но в отличие от прототипа число циклов можетбыть уменьшено, Старшая часть результата накапливается в сумматоре, амладшая часть замещает множитель врегистре множителя. 1 з.п, ф-лы,4 ил., 1 табл.Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ средней производительности.Целью изобретения является повышение быстродействия.На фиг.1 изображена схема устройства для умножения данных переменной длины; на фиг.2 - блок управления; на фиг.3 - накапливающий сумматор; на фиг.4 - временная диаграмма работы устройства для умножения.Устройство для умножения данных переменной длины (фиг,1) содержит накапливающий сумматор 1, регистр 2 множителя, регистр 3 множимого, группу одноразрядных умножителей 4, блок 5 управления, счетчик 6, элемент ИЛИ-НЕ 7, регистр 8 константы элемент 9 И, блок 10 памяти, и/2 групп элементов 11 И (где и - разрядность сомножителей), вход 12 множителя, вход 13 множимого, тактирующий вход 14 устройства, выход 15 результата, вход 16 запуска, выход 17 признака конца операции, вход 18 установки длины множителя, вход 19 установки длины множимого, первый выход 20 блока управления, второй 2 1, третий 22, четвертый 23, пятый 24 выходы блока 5, выход 25 младшего разряда накапливающего сумматора 1Блок 5 управления (фиг,2) содержит первый 26 и второй 27 ТТ-триггеры, первый 28, третий 29, второй 30 элементы И, элемент НЕ 31, первый 32 и второй 33 элементы ИЛИ.Накапливающий сумматор 1 (фиг.3)содержит сумматор 34, регистр 35, элемент 36 НЕ, коммутатор 37, элемент 38 И. Множимое заносится в старшие празрядов регистра 3 множимого, Младший разряд (разряд и+ 1) регистра 3множимого является вспомогательным.а5 Одноразрядный умножитель 4 представляет собой ПЗУ, формирующее навыходе двухразрядное произведение.Длина множителя заносится в счет- Ючик 6, длина множимого - в регистр 8константы.Длина множимого может быть величиной переменной и меняться в диапазоне от 1 до и,Множимое заносится в регистр 3множимого выровненным по правой границе. Если длина множимого меньше и, то в старших его разрядахдолжны быть нули, иначе произведение будет неверным. В устройственеобходимое число нулевых старшихразрядов задается элементами И 11под управлением блока 10, выполняющего преобразование кода.25Каждая группа элементов И 11содержит 2 К элементов И. К элементов И 11 каждой группы пропускаютстарший разряд произведения, а другие К элементов И 11 пропускаютмладший разряд произведения, сформированного соответствующим даннойгруппе одноразрядным умножителем 4.Общее число групп элементов И 11соответствует числу одноразрядных 35 умножителей и равно п/2. Каждой группе элементов И 11 соответствует отдельный выход блока 10 памяти, Блок 10 представляет собой ПЗУ, адресом которого является код длины множимого, который хранится в регистре 8 константы. ПЗУ кодируется в соответствии с таблицей,1291972 Младший Код длины мноРазряды ПЗУ разрядкода длип/2-2 и/2-1 и/2 жимого(беэ младшего разряда) ны множимого 0 0 О 0 0 О 0 0 00 0 О 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 О 0 0 0 1 1 0 110 1 1 1,1 1 11 1 1 11.11 1 1 1 1 00,.00 0000 00 01 0001 00 1 О 00 10 00 11 1.10 Умножение множимого на разряд множителя осуществляется эа два шага.На первом шаге на цифру множителя умножаются младшие разряды двух- разрядных регистров, содержащих множимое, Результат умножения складывается на накапливающем сумматоре с промежуточным произведением, В конце этого шага осуществляется сдвиг вправо на один разряд регистра 3 множимого.На втором шаге на ту же цифру множителя умножаются старшие разряды двухразрядных регистров, содержащих множимое, которые в результате сдвига вправо помещаются в позиции младших разрядов. Разряд и в результате сдвига попадает в разряд и+1, который выполняет функцию буферного регистра для младшего разряда множимого, Новое произведение складывается со сдвинутым вправо на разряд частичным произведением, хранящимся на накапливающем сумматоре 1. В конце второго шага осуществляется сдвиг влево регистра 3 множимого на одну цифру. В результате сдвига множимое занимает первоначальную позицию в регистре 3 множимого. Одновременно со сдвигом множимого осуществляется сдвиг регистра 2 множителяна один разряд вправо. В результатесдвига на одноразрядные умножители 4подается очередная цифра множителя,а в освобождающуюся позицию вдвигается младший разряд произведения изйакапливающего сумматора 1. Окончательное произведение хранится на накапливающем сумматоре 1 (старшаячасть произведения) и на регистре 2множителя (младшая часть произведения) . Устройство для умножения работает следующим образом.По сигналу, поступающему на вход 16 запуска, и по заднему фронту синхроимпульса с входа 14 синхронизации устанавливается в "1" первый ТТ-триггер 26, который совместно с элементами ИЛИ 32 и 33 устанавливает режим занесения в регистр 2 множителя, регистр 3 множимого, счетчик 6, регистр 8 константы, а также устанавливает в "О" регистр 35. Следующий1972 1. Устройство для умножения дан ных переменной длины, содержащеерегистр множителя, регистр множимого, накапливающий сумматор, группуодноразрядных умножителей, блок управления, причем входы множимого и 30 множителя устройства являются информационными входами регистров множимого и множителя соответственно, так,тирующий вход устройства является тактирующим входом блока управления исоединен с тактирующими входами регистров множимого и множителя и накапливающего сумматора, выход которого является выходом старших разрядоврезультата устройства, выход регист ра множителя является выходом младших разрядов результата устройства,1-выходы (1-2,4 и,и, где и -разрядность множимого) регистра множимого соединены с первыми входами 45 и/2 одноразрядных умножителей группы, вторые входы которых соединены свыходом младшего разряда регистрамножителя, о т л и ч а ю щ е е с ятем, что, с целью повышения быстро действия устройства, введены счетчик,регистр константы, блок памяти, и/2групп элементов И, элемент ИЛИ-НЕ .и элемент И, накапливающий сумматорсодержит сумматор, регистр, комму татор, элемент ИЛИ-НЕ и элемент И,причем вход запуска устройства явля ется входом запуска блока управления,информационный вход счетчика является входом установки длины множителя 5 129синхроимпульс с входа 14 синхронизации осуществляет занесение информации в регистры 2,3 и 8 и счетчик 6.Им же осуществляется установка в " 1"триггера 27 через элемент И 28.Триггер 27 работает в режиме 1 К-триггера. Если сигнал с входа 16 запуска оказался ко второму синхроимпульсу сброшен, то по заднему фронту этого синхроимпульса осуществляется установка в "О", первого ТТ-триггера 26. В противном случае режим занесения будет продолжен до тех пор, пока сигнал с входа запуска не будет.снят, В силу этого необходимо, чтобыинформация на входах 12,13,18 и 19держалась дольше сигнала на входе 16запуска. До тех пор, пока не сбросится первый ТТ-триггер 26, будетподтверждаться установка в "1" второго ТТ-триггера 27,После сброса первого ТТ-триггера 26 второй ТТ-триггер 27 через элементы И 29 и 30, ИЛИ 32 и 33 подуправлением счетчика. б элементаИЛИ-НЕ 7 и инвертора 31 задает длярегистра 3 множимого режим сдвигавправо на один разряд, а для регистра 2 множителя и счетчика 6 задаетсярежим хранения, Очередной синхроимпульс осуществляется по заднему фронту занесения в регистр 35 первогочастичного произведения, сложенногос нулевым содержимым регистра 35.Этот же синхроимпульс по заднемуфронту переводит триггер 27 в "О",что определяет для регистра 3 множимого режим сдвига влево, а для регистра 2 множителя - режим сдвигавправо. Для счетчика 6 задается режим вычитания,Для накапливающегосумматора 1 задается режим сложения очередного частичного произведения со сдвинутым вправо наодин разряд. Подача на сумматор 34сдвинутой информации осуществляетсячерез коммутатор 37, под управлениеминвертора 36.Очередной синхроимпульс осуществляет своим задним фронтом сдвигвлево на один разряд регистра 3 множимого. Регистр 2 множителя по заднему фронту синхроимпульса осуществляет сдвиг вправо на один разряд,при этом в освободившийся старшийразряд регистра 2 множителя заноситсямладший разряд регистра 35,который так.же по заднему фронту синхроимпульсаосуществляет запись новой суммы. Счетчик 6 по заднему фронтуэтого синхроимпульса осуществляетвычитание "1", триггер 27 устанавливается в "1" Тем самым осуществля ется подготовка устройства к очередному циклу,Умножение выполняется до тех пор,пока счетчик б не установится в "О",10 В этом случае через элемент ИЛИ-НЕ 7и инвертор 3 1 блокируются элементы И 29 и 30, в результате чегодля регистров 2 и 3 и счетчика 6 устанавливается режим хранения, а в на 15 капливающем сумматоре 1 блокируется элемент И 38, запрещающий подачу синхроимпульсов на регистр 35.Одновременно с выхода элементаИЛИ-НЕ 7 выдается признак заверше 20 ния операции умножения,Формула и з обретения1291972 устройства, информационный вход регистра константы является информационным входом установки длины множимого устройства, тактирующий вход кото- . рого соединен с тактирующими входами 5 регистра константы и счетчика и первым входом элемента И накапливающего сумматора, выход младшего разряда регистра константы соединен с первым входом элемента И, выход которого соединен с младшим разрядом адресного входа блока памяти 1-й выход которого (где 1=1,2,п/2) соединен с первыми входами 1-й группы элементов И, вторые15 входы которых соединены с выходами 1-х одноразрядных умножителей группы,выходы элементов И 1-й группы соединены с входами первого слагаемого сумматора, выход которого соединен с информационным входом регист 20 ра накапливающего сумматора, выходы к-х и (к)-х разрядов которого (где к=2,3. ,и+1) соединены соответственно с первым и вторым информационными входами коммутатора, выход которого соединен с входом второго слагаемого сумматора, группа выходов счетчика соединена с группой входов элемента ИЛИ-НЕ, выход которого соединен с входом конца операции блока управления и является выходом признака конца операции устройства, группа выходов старших разрядов регистра константы соединена с группой35 входов старших разрядов блока памяти, первый выход блока управления соединен с входами разрешения записи счетчика, регистров константы и множителя, и входом сброса регистра накапливающего сумматора, второй выход блока управления соединен с входом разрешения записи регистра множимого, входом разрешения счета счетчика, входом разрешения сдвига регистра 45 множителя, входом элемента ИЛИ-НЕ накапливающего сумматора и первым управляющим входом коммутатора, второй управляющий вход которого соединен с выходом элемента ИЛИ-НЕ накапливающего сумматора, третий выходблока управления соединен с входомразрешения сдвига регистра множимого, четвертый выход блока управлениясоединен с вторым входом элемента И,пятый выход блока управления соединен с вторым входом элемента И накапливающего сумматора, выход которогосоединен с входом разрешения записирегистра накапливающего сумматора,младший разряд которого соединен свходом сдвига регистра множителя. 2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления содержит два триггера, три элемента И, два элемента ИЛИ и элемент НЕ, причем тактирующий вход блока соединен с тактирующими входами первого и второго триггеров и первым входом первого элемента И, выход которого соединен с 3-входом второго триггера, прямой выход которого соединен с первым входом второго элемента И, выход первого триггера является первым выходом блока управления и соединен с вторым входом первого элемента И и первыми входами первого и второго элементов ИЛИинверсный выход второго триггера соединен с информационным входом второго триггера и первым входом третьего элемента И, выход которого соеди- нен с вторым входом первого элемента ИЛИ, выход которого является вторым выходом блока управления, вход конца операции блока соединен с вхо-. дом элемента НЕ,.выход которого соединен с вторыми входами второго и третьего элементов И, выход второго тлемента ИЛИ является третьим выходом блока управления, выход второго элемента И соединен с вторым входом второго элемента ИЛИ и является четвертым выходом блока, вход запуска блока является информационным входом первого триггера, выход элемента НЕ является пятым выходом блока управления.1291972 О,г фРие. 3 ПодписноССР комитет открытиаушская б, д. 4/5 оизводственно-поли Редактор Н,ЛазаренЗаказ 265/47 ВНИИПИ Гопо делам113035, М Составитель Н,МаркеловаТехред В.Кадар Корректор М.Демчик ираж 673дарственногобретений иква, Ж,еское предприятие, г. Ужгород, ул. Проектная