Устройство для обслуживания запросов

91 С СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 51)5 С 06 ОПИСАНИЕ ИЗОБРЕТЕН ных. Цеадежност обработки повышеиие в устроиство изобретения устройства з ности перепо Устройство с регистр, бло элемент И-НЕ блок памяти,чет уменьшения ве ния блока памяти. управлени шифратор,к держ рег три два о СССР980.СССР1985,ВАНИЯ 3 ис тров,ггер, элсчетчикаель импу ельс 9/46 емент И,схему сра льсов. Изоб олько преи- высокопри- безусловное льст 9/ ОБСЛнения, формир ретение обесп не чибсл иван ушествен ритетных апро иосит к го запроса вне завиы следования высокоосов. 4 илобслуживание лю снмости от част приоритетных за исп жет быт ввода кретныха датчик ции от различных зобретение относится ной технике и может но в устройствах вв ный выход 3 устройствапрерывания устройства, вка устройства, вход 16ройства, тактовый входва, группу запросных вхоройства, входы и выходы1 управления, группу 25ных выходов устройства,ния режимов, вход 27 режва,Блок 1менты НЕ 28триггеры 31 выход Йд 15 броса 7 уст вычислииспольнформаатчиков з истстока ции от различных в устройство обр дискретных д аботки данных ния - повышен дов 18 19-24 б информа блок 26 има уст ие науменьше Цель изобретдежности устрой ния вероятности ва за счетереполнени ада- йстло ят ая с Блок 3 рег ы 35 регистр пу элементов Блоктров эле НЕ 3ит тригге, групент НЕ 38.содержит пу элемен, элемент содерж енты И эл и 26 задания 1 39 регист Е 40, элеме трыт тов И И 42,а, гр т ИЛИ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЬГТИЯМПРИ ГКНТ СССР д ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение оттельной технике и мзовано в устройства На фиг. 1 приведена структурная схема устройства; на фиг. 2 - структурная схема блока управления; на фиг, 3 - структурная схема блока регистров; на. фиг. 4 - структурн хе ма блока задания режимов.Устройство содержит блок 1 управления, регистр 2, блок 3 регистров, шифратор 4, элемент И-НЕ 5, триггер 6, элемент 7 блока 8 памяти, счетчи 9, счетчик 10, схему 11 сравнения, формирователь 12 импульсов, сигнальуправления содержит эле, элемент И-НЕ 30, и 32, элементы И 33, 34Устройство работает следующим образом.В случае одновременного поступления сигналов от внешних устройств на входы 18 триггеры 2 переходят в состояние 0. Сигналы единичного уровня с инверсных выходов триггеров 2 поступают на первые входы соответствующих элементов И-НЕ 40 блока задания режимов, на вторые входы которых поступают сигналы единичного уровня с выходов соответствующих триггеров 39 регистра блока задания режимов (исходное состояние регистра "0") Уровень "Оп с выходов элементов И-НЕ 40 поступает на соответствующие триггеры 35 блока регистров Ближайшим тактом, поступающим с входа 17 устройства, триггеры 35 переводятся в 20 состояние 0". Ближайшим тактом с выхоца элемента НЕ 38 Формируется импульс отрицательной полярности, Этот импульс поступает на элемент И-НЕ 37-1, с выхода которого на вход триг гера 2-1 поступает сигнал, переводящий его в состояние "1., с выхода элемента И-НЕ 37-2 в этот момент импульс не Формируется, так как на его третий вход с прямого выхода триггера 30 35-1 через элемент И 36-1 поступает сигнал запрета, которьй, через элемент И 36-2 присутствует на всех последующих элементах И-НЕ 37, Этим обеспечивается приоритетность запросов.Импульс с выхода элемента И-НЕ 37351 поступает на вход шифратора 4, вкотором осуществляется кодированиепервого вектора прерываний в видедвоичного кода, поступавшего на инФормационные входы б,пока 8 памяти.Через элемент И-НЕ 5 импульс с выхода элемента И-НЕ 37-1 осуществляетзапись в блок 8 памяти по адресу,Формируемому счетчиком 9, информациикода вектора прерываний с выходов шиФратора 4,В исходное состояние счетчики 9 и10 устанавливаются сигналом, поступающим с входа 16 устройс."ва, Поэтомупервый вектор запроса прерываний за-писывается в блак памяти по нулевомуадресу. При последующих опросах этот .вектор может быть записан по любомуадресу. Текущий адрес записи с выхода55счетчика 9 поступает на входы адресазаписи блока 8 памяти. Задним Фронтомимпульса сигнала, поступающего с выхода элемента И-НЕ 5, триггер 6 устанавливается в состояние "1" и подготавливает элемент И 7 к прохождению сигнала Одновременно осуществляется суммирование в счетчике 10. СледующимФ тактом триггер 35-1 переводится в исходное состояние, чем снимается запрет с входа элемента И 36-1 и он Формирует на третьем входе элемента И-НЕ 37-2 сигнал разрешения, позволяющий сформировать. отрицательный импульс, поступающий на вторые входы шифратора 4 и элемента И-НЕ 5 для Формирования кода второго вектора прерываний и второго сигнала записи. По сигналу "Зались" в очередную ячейку блока 8 памяти по адресу, сформированному счетчиком 9, записывается новый вектор прерываний. Далее по аналогичной схеме в блок 8 памяти записывается очередной вектор прерываний, Возможность, повторного Формирования вектора прерываний по уже обслуженному запросу блокирована следующим образом. Как только первый запрос будет принят для формирования вектора прерываний, сигнал с выхода элемента И-НЕ 37-1 поступает на вход установки в "1" триггера 39-1 регистра блока задания режимов. Триггер 39-1 переходит в состояние "1" и сигнал нулевого уровня с его инверсного выхода блокирует прохождение сигнала запроса на прерывание через элемент И-НЕ 40-1. С принятием очередного запроса для формирования вектора прерываний по аналогичной схеме блокируется повторное прохождение и других запросов. Блокировки снимаются только тогда, когда в блок 8 памяти записан вектор прерываний по последнему запросу, Сигнал единичного уровня с прямого выхода последнего триггера 39 регистра блока задания режимов поступает на второй вход элемента ИЛИ 41 блока задания режимов и далее на вход элемента И 42, где разрешает прохожцение ближайшего тактового импульса с входа 17 устройства. Ближайший тактовый импульс переводит триггеры 39 регистра блока задания режимов. в исходное состояние пО. Сигналы единичного уровня с инверсных выходов триггеров 39 поступают на вторые входы элементов И-НЕ 40, где разрешают прохождение поступивших запросов на входы триггеров 35 регистра блока регистров, Далее процесс повторяется вуказанном порядке.5 15505Если сигналы "Разрешение прерываний следуют и за первым и вторымсигналами "Запись, то,поступая навторой вход элемента И 7, на первыйвход которого поступает сигнал разре 5шения от триггера 6, они формируютна выходе элемента И 7 сигнал "Считывания", При этом с выходов счетчика 10 адрес ячейки, по которому будет считываться вектор прерываний,поступает в блок 8 памяти, На выходахблока 8, то есть на выходах 25 устройства, появляется вектор прерываний, по которому будет осуществляться 15очередное прерывание. Задним фронтомимпульса Считывание осушествляетсясуммирование в счетчике 1 О. Указанный режим является нормальным режимомфункционирования устройства, 20Если после очередного сигнала считывания числа, записанные в счетчик9 и счетчик 10 адреса совпадают (изблока памяти считан последний векторпрерываний), то на выходе схемы 11 25сравнения появляется сигнал равенства, Этот сигнал поступает на первыйвход элемента ИЛИ 41 блока заданиярежимов и далее на вход элемента И 42блока задания режимов, где разрешает 30прохождение ближайшего такта с входа17 устройства на входы установки висходное состояние триггеров 39 регистра блока задания режимов. Тем самым снимается блокировка повторногообслуживания ранее принятых запросов.Сигнал равенства с выхода схемы 11сравнения поступает на первый входэлемента И 33 блока управления и разрешает прохождение на первый вход 40элемента И 34 импульсов. Элемент И 34,имея на своем входе разрешаюший сигнал с выхода триггера 32, пропускаеттактовые импульсы на вход сбросатриггера б, переводя его в положение"0". Таким образом, с выхода триггераб на первый вход элемента И 7 поступает сигнал, запрешаюший формированиесигнала "Считывание" до прихода первого сигнала Запись . Таким образом,если пришли лишь некоторые из возможных запросов и они обслужены, разрешается повторное прохождение сигналовзапросов для формирования векторапрерываний,Когда необходимо обеспечить преимущественное обслуживание запросов,поступаюших по линиям с меньшими номерами на входе 27 устройства выста 17 6вляется единичный уровень - задается режим Высший приоритет". Этот сигнал поступает на третий вход элемента ИЛИ 41 блока задания режимов и далее на входе элемента И 42 блока задания режимов, где разрешает прохождение тактовых импульсов. С приходом каждого тактового сигнала триггеры 39 регистра блока задания режимов будут подтверждать свое исходное состояние-отсутствие блокировки на прохождение сигналов запросов на прерывание. Система взаимных запретов, реа-. лизованная с помощью элементов И 36 и элементов И-НЕ 37 регистров, обеспечивает приоритетность запросов, поступивших по линиям с меньшим номером, Таким образом, независимо от числа запросов принятых в триггеры 2, вектор прерываний первого запроса будет записан в память столько раз, сколько раз запрос появится на входе устройства.Если после очередного сигнала Зазипись числа, записанные в счетчики 9 и 10, равны, то блок 1 управления формирует со своего выхода 19 сигнал, запрещаюший прохождение сигналов "запись. Формирование этого сигнала производится следуюшим образом. Триггер 31 сдвигает последний сигнал "Запись, синхронизируя его. Сдвиг производится для исключения срабатывания триггера 32 в режиме нормального функционирования устройстваСдвинутый сигнал Запись инвертируется и проходит через элемент И-НЕ 30, на первый вход которого поступает раэрешаюший сигнал с входа 22 блока 1, на единичный вход триггера 32 и, так как на С-входе триггера 32 сигнал "Считывание отсутствует, то триггер переключается и с его инверсного выхода в блок 3 поступает сигнал запрета формирования импульса записи, 11 ри приходе очередного сигнала "Считыва- . ние" заданный фронт сигнала возврашает триггер 32 в исходное состояние и разрешае формирование сигнала пЗа- пись Формула и з о б р е т е и и я Устройство для обслуживания запросов, содержашее шифратор, элемент И-НЕ, два счетчика, схему сравнения, блок памяти, регистр запросов, триггер, элемент И и формирователь им 1550517пульсов, первая и вторая группы входОв схемы сравнения соединены с первыми группами выходов первого и второго счетчиков, вторые группы выходов5 которых соединены соответственно с группой входов адреса записи и группОй входов адреса считывания блока памяти, группа выходов шиФратора соединена с группой информационных входов блока памяти, тактовый вход блока рЕгистров соединен с тактовым входом устройства, выходы блока регистров соединены с входами установки в "1" одноименных разрядов регистра запросов, с входами шифратора и с входами элемента И-НЕ, информационные вхолы регистра запросов соединены с входом лОгического нуля устройства, тактовые вт 1 оды - с одноименными запросными взводами устройства первый вход бло- кЭ управления соединен с выходом бло- кЭ регистров, второй вход - с выходом скемы сравнения, третий вход - с выходом элемента И-НЕ, со счетным входом первого счетчика, с входом управления записью блока памяти и с нулевйм входом триггера, четвертый вход - с выходом элемента И, с входом считывания блока памяти, со счетным входом-ф -5 й второго счетчика и с сигнальным выходом устройства, вход сброса которого соединен с входами сброса первогб и второго счетчиков, пятый вход блока управления соединен с тактовым вХодом устройства и с первым входом35 ФОрмирователя импульсов, второй вход кОторого соединен с входом запуска устройства, единичный вход триггера соединен с первым выходом блока управления, выход триггера - с первым входом элемента И и с выходом прерывания устройства, второй вход элемента И соединен с выходом Формирователя импульсов, выходы блока памяти являются информационными выходами устройства, второй выход блока управления соединен с управляющим входомблока регистров, о т л и ч а ю -щ е е с я тем, что, с целью повышения надежности за. счет уменьшениявероятности .переполнения блока памяти, оно содержит блок задания режимов, который содержит регистр, группуэлементов И-НЕ, элемент И, элементИЛИ, причем выходы элементов И-НЕгрупп блока задания режимов соединены с информационными входами блока.регистров, первые входы элементов ИНЕ группы блока задания режимов соединены с соответствующими выходамирегистра запросов, вторые входы элементов И-НЕ группы блока задания режимов соединены с инверсными выходами соответствующих разрядов регистраблока задания режимов, входы установки в "1" которых подключены квыходам блока регистров, информационные входы разрядов регистра блоказадания режимов соединены с входомлогического нуля устройства, тактовыевходы разрядов регистра блока заданиярежимов соединены с выходом элементаИ блока задания режимов, первый входкоторого соединен с тактовым входомустройства, второй вход элемента Иблока задания режимов соединен с выходом элемента ИЛИ блока задания режимов, первый вход которого соединен свыходом схемы сравнения, второй ходэлемента ИЛИ блока задания режимовсоединен с прямым выходом последнегоразряда регистра блока задания режимов, третий вход элемента ИЛИ блоказадания режимов соединен с входом режима устройства, 1550517аа ЯУ удряш КоРеда Пчолинск ектор Э, Лончакова1 Тираж 565 го комитета по 5 Москва, ЖПроизводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 Заказ 274 ВНИИПИ Государствен 113Соста Техре ительИ.Дидь Подписноеениям и открытиям при ГКНТ СССкая наб., д, 4/5 6 п 7 п