Устройство для контроля блоков ввода-вывода

Номер патента: 1084805

Авторы: Катаев, Клочков, Слюдиков

ZIP архив

Текст

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИК 6 Р 11/2 3(5 ЕННЫЙ НОМИТЕТ СССРЗОБРЕТЕНИЙ И ОТНРЫТИИ ГОСУД АРСПО ДЕЛ ИСАНИЕ ИЗОБРЕТЕНИЯ(21) 3478628/ (22) 30.07.82 (46) 07.04.84 (72) Г.В.Ката н А.М.Слюдико (53) 327.681( (56) 1. Автор Мф 415662, кл.2. Авторск В 640298, кл. (прототип), (54)(57) 1. у Бюл. В 13ев, В,В,Клочкв 88,8)кое свидетельство СССРС 06 Р 11/26, 1975,е свидетельство СССРС 06 Р 11/26, 1978 ВТОРСНОМУ СВИДЕТЕЛЬСТВ СТРОИСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ВВОДА-ВЬ 1 ВОДА, содержащее первый блок управления, первый, второй и третий блоки памяти, блок ввода, первьй, второй, третий .блоки сравнения, первый регистр, блок индикации, счетчик, первый блок усилителей и блок регистрации, вход которого соединен с первым выходом первого блока усилителей, первый вход которого соединен с первым выходом первого блока памяти, второй выход которого соединен с первым входом первого блока сравнения, выход которого соединен с первым входом первого блока управления, второй вход которого соединен с первым выходом второго блока памяти, второй выход которого соединен с первым входом третьего блока памяти, первый выход которого соединен с первым входом второго блока сравнения,. выход которого соединен с третьим входом первого блока управления, первый выход которого соединен с входом первого блока памяти, третий выход которого соединен с вторым входом второго блока сравнения, третий вход которого соединен с вторым выходом первого блока усилителеи, второй вход и третий выход которого соединены соответственно с вторым выходом и вторым входом третьего блока памяти, третий выход которого соединен с первым входом третьего блока сравнения, второй вход которого соединен с четвертым выходок первого блока памяти, пятый выход которогол соединен с третьик входом третьего блока памяти, четвертый вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второго блока памяти, третий выход которого соединен с третьим входом третьего блока Ж сравнения, выход которого соединенс четвертым входом первого блока управления, пятый вход которого соединен с шестым выходом первого блокапамяти, седьмой выход которого соединен с входом счетчика, выход которого соединен с шестым входом первогоблока управления, второй выход кото-рого соединен с входом первого регистра, первый выход которого соединен с пятым входом третьего блока памяти, второй выход первого регистра соединен с входом блока индикации, седьмой вход первого блокауправления соединен с третьим выходом блока ввода, восьмой выход первого блока памяти соединен с вторымвходом второго блока памяти, четвертый выход первого блока усилителейсоединен с вторым входом первогоблока сравнения, о т л и ч а ю щ ее с я тем, что, с целью повышениябыстродействия устройства, в неговведены второй, третий и четвертыйблоки управления, четвертый блокпамяти, четвертый блок сравнения,блок регистров и второй блок усилителей, первый и второй входы которого соединены соответственно с первыми вторым выходами второго блока управления, третий выход которого соединен с первым входом третьего блокауправления, выход которого соединенс первым входом блока регистров, первьп.и второй выходы которого соединены соответственно с третьим ичетвертым входами второго блока усилителей, первый выход которого соединен с первым входом второго блокауправления, второй вход которогосоединен с первым выходом четвертого блока памяти, второй выход которого соединен с первым входом четвертого блока сравнения, второй входкоторого соединен с первым входомчетвертого блока управления, с вторым входом блока регистров и с вторым выходом второго блока усилителей,третий выход которого соединен свторым входом четвертого блока управ.ления, третий вход и выход которогосоединены соответственно с третьимвыходом и входом четвертого блокапамяти, четвертый выход которогосоединен с третьим входом блока регистров,четвертый вход которогосоединен с четвертым выходом второгоблока усилителей, пятый вход и пятый выход которого соединен соответ-.ственно с пятым выходом и третьимвходом первого блока усилителей,четвертый выход второго блока управления соединен с четвертым входомчИ 1 вертого блока управления, пятыйвход которого соединен с выходомчетвертого блока сравнения, пятыйвыход четвертого блока памяти соединен с вторым входом третьего блокауправления, шестой вход и шестой,выход второго блока усилителей являются соответственно входом и выходом устройства,2. Устройство по 1, о т л и ч а 1ю щ е е с я тем, что второй блокуправления содержит элемент ИЛИ-НЕ, первый и второй триггеры и формирователи импульсов, выходы которых сое. динены с входами элемента ИЛИ-НЕ, входы формирователей импульсов являются первым входом блока, входы первого и второго триггеров являются вторым входом блока, выходы первого и второго триггеров являютсяпервым и вторым выходами блока, выход одного из формирователей импульсов является третьим выходом блока,выход элемента ИЛИ-НЕ является четвертым выходом блока.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что третийблок управления содержит третий,четвертый и пятый триггеры, первый,второй, третий и четвертый элементы И-НЕ, первые входы которых соединены с первым выходом третьего триггера, первый выход четвертого триггера соединен с вторыми входами первого и третьего элементов И-НЕ, второй выход четвертого триггера соединен с вторыми входами второго и четвертого элементов И-НЕ, третьи входы которых соединены с первым выходом пятого триггера, второй выходкоторого соединен с третьими входами первого и третьего элементов И-НЕ,выходы первого, второго, третьегои четвертого элементов И-НЕ являютсявыходом блока, первые входы третьего,четвертого и пятого триггеров являются первым входом блока, вторые входы третьего, четвертого и пятоготриггеров являются вторым входомблока,4. Устройство,по п. 1, о т л ич а ю щ е е с я тем, что четвертый блок управления содержит шестой, седьмой и восьмой триггеры, первый, второй, третий и четвертый элементы задержки, второй регистр, элемент ИЛИ, пятый, шестой и седьмой элементы И-НЕ и формирователь импульсов, выход первого элемента задержки соединен с первыми входами пятого и шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходами шестого триггера, выходы пятого и шестого элементов И-НЕ соединены соответственно с входом второго элемента задержки и с входом третьего элемента задержки, выход которого соединен с первым входом шестого триггера и с первым входом седьмого триггера, второй вход которого соединен с первым входом восьмого триггера и с выходом четвертого элемента задержки, вход которого соединен с первым входом элемента ИЛИ и с выходом седьмого элемента И-НЕ, первыйвторой входы которого соединены1084805 соответственно с выходами седьмого и восьмого триггеров, выход второго элемента задержки соединен с вторым входом элемента ИЛИ, первый вход второго регистра является первым входом блока, вход формирователя импульсов является вторым входом блока, вход первого элемента задерж. ки и вторые входы первого триггера Изобретение относится к вычис- . лительной технике и может быть использовано для профилактического контроля высокоскоростных периферийных устройств ввода-вывода, удаленных на сравнительно большие расстояния от устройства контроля.Известно устройство, содержащее блоки задания режимов управления, имитации режимов, хранения программ проверки, регистрации, сопряжения ЯОднако данное устройство отличается малым быстродействием.Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство для контроля блоков ввода-вывода, содержащее первый блок управления, первый, второй и третий блоки памяти, блок ввода, первый, второй и третий блоки сравнения, первый регистр, блок индикации, счетчик, первый блок усилителей и блок регист рации, вход которого соединен с первым выходом первого блока усилителей, первый вход которого .соединен с первым выходом первого блока памяти, второй выход которого соединен с первым входом первого блока управления, второй вход которого соединен с первым выходом второго блока памяти, второй выход которого соединен с первым входом третьего блока. памяти, первый выход которого соединен с первым входом второго блока сравнения, выход которого соединен с третьим входом первого блока управления, первый выход которого соединен с входом первого блока памяти, третий выход которого соединен .с вторым выходом первого блока усилии второго регистра являются третьимвходом блока, второй вход восьмоготриггера является четвертым входомблока, третий вход седьмого элемента И-НЕ является пятым входом блока,выходы первого элемента задержки,элемента ИЛИ, формирователя импульсов и регистра являются выходомчетвертого блока управления,телей, второй вход и третий выходкоторого соединены соответственнос вторым выходом и вторым входомтретьего блока памяти, третий выход5 которого соединен с первым входомтретьего блока сравнения, второйвход которого соединен с четвертымвыходом первого блока памяти, пятыйвыход которого соединен с третьим Ю входом третьего блока памяти, четвертый вход которого соединен с первым выходом блока ввода, второйвыход которого соединен с первымвходом второго блока памяти, третий 15 выход которого соединен с третьимвходом третьего блока сравнения,выход которого соединен с четвертымвходом первого блока управления,пятый вход которого соединен с шес- ,20 тым выходом блока памяти, седьмойвыход которого соединен с входомсчетчика, выход которого соединенс шестным входом первого блокауправления, второй выход которого 25 соединен с входом первого регистра,первый выход которого соединен спятым входом третьего блока памяти,второй выход первого регистра соединен с входом блока индикации,седьмой вход первого блока управления соединен с третьим выходом блока ввода, восьмой выход первого блока памяти соединен с вторым входомвторого блока памяти, четвертый выход первого блока усилителей соединен с вторым входом первого блокасрав нения 2 .Устройство обеспечивает возможностьь контроля низко- и среднеско,ростных устройств ввода-вывода,однако не может быть использованоЦелью изобретения является повы. шение быстродействия устройства,Поставленная цель достигается тем, что в устройство для контроля. блоков ввода-вывода, содержащее первый блок управления, первый, второй и третий блоки памяти, блок ввода, первый, второй, третий блоки сравнения, первый регистр, блок индикации, счетчик, первый блок усилителей и блок регистрации, вход которого соединен с первым выходом первого блока усилителей, первый вход которого соединен с первым выходом первого блока памяти, второй выход которого соединен с первым входом первого блока сравнения, выход которого соединен с первым входом первого блока управления, второй вход которого соединен с первым выходом второго блока памяти, второй выход которого соединен с первым входом третьего блока памяти, первый выход которого соединен с первым входом второго блока сравнения, выход которого соединен с третьим входом30 первого блока управления, первый выход которого соединен с входом первого блока памяти, третий выход которого соединен с вторым входом вто рого блока сравнения, третий вход которого соединен с вторым выходоь 35 первого блока усилителей, второй вход и третий выход которого соеди нены соответственно с вторым выходом и вторым входом третьего блока памяти, третий выход которого соеди нен с первым входом третьего блокасравнения, второй вход которого соединен с четвертым выходом первогоблока памяти, пятый выход которогосоединен с третьим входом третьего 45 блока памяти, четвертый вход которого соединен с первым выходом блокаввода, второй выход которого соединен с первым входом второго блока памяти, третий выход которого соеди нен с третьим входом третьго блокасравнения, выход которого соединенс четверым входом первого блока управления, пятый вход которого соеди-, нен с шестым выходом первого блока 55 памяти, седьмой выход которого соеди нен с входом счетчика, выход которо" го соединен с шестым входом первого 3 10848 для профилактического контроля высокоскоростных периферийных уст" ройств ввода-вывода. блока управления, второй выход которого соединен с входом первого регистра, первый выход которого соединен с пятым входом третьего блока памяти, второй выход первого регистра соединен с входом блока индикации, седьмой вход первого блока управления соединен с третьим вы 1ходом блока ввода, восьмой выход первого блока памяти соединен с вторым входом второго блока памяти, четвертый выход первого блока усилителей соединен с вторым входом первого блока сравнения, введены второй, третий и четвертый блоки управления, четвертый блок памяти, четвертый блок сравнения, блок регистров и второй блок усилителей, первый и второй входы которого соединены соответственно с первым и вторым выходами второго блока управления, третий выход которого соединен с первым входом третьего блока управления, выход которого соединен с первым входом блока регистров,первый и второй выходы которого соединены соответственно с третьим и четвертым входами блока усилителей, первый выход которого соединен с первым входом второго блока управления, второй вход которого соединен с первым выходом Четвертого блока памяти, второй выход которого соединен с первым входом четвертого блока сравнения, второй вход которого соединен с первым входом четвертого блока управления, с вторым входом блока регистров н с вторым выходом второго блока усилителей, третий выход которого соединен с вторым входом четвертого блока управления, третий вход и выход которого соединены соответственно с третьим выходом и входом четвертого блока памяти, четвертый выход кбторого соединен с третьим входом блока регистров, четвертый вход которого соединен с четвертым выходом вто" рого блока усилителей, пятый входи пятый выход которого соединены соответственно с пятым выходом и третьим входом первого блока усилителей, четвертый выход второго блока управления соединен с четвертым входом четвертого блока управления, пятый вход которого соединен с выходом четвертого блока сравнения, пятый выход четвертого блока памяти10848 И) соединен с вторым входом третьего блока управления, шестой вход и шестой выход второго блока усилителей являются соответственно входом и выходом устройства. 5Кроме того, второй блок управления содержит элемент ИПИ-НЕ, первый и второй триггеры и формирователи импульсов, выходы которых соединены с входами элемента ИЛИ-НЕ, входы фор мирователей импульсов являются первым входом блока, входы первого и второго триггеров являются вторым входом блока, выходы первого и второго триггеров являются первым и вторым выходами блока, выход одного из формирователей импульсов является третьим выходом блока, выход элемента ИЛИ-НЕ является четвертым выходом блока. 20При этом третий блок управления содержит третий, четвертый и пятый триггеры, первьй, второй, третий и четвертый элементы И-НЕ, первые входы которых соединены с первым выходом третьего триггера, первый выход четвертого триггера соединен с вторыми входами первого и третьего элементов И-НЕ, второй выход четвертого триггера соединен с вторыми . З 0 входами второго и четвертого элементов И-НЕ, третьи входы которых соединены с первым выходом пятого триггера, второй выход которого соединен с третьими входами первого и З 5 третьего элементов И-НЕ, выходы первого, второго, третьего и четвертого элементов И-НЕ являются выходом блока, первые входы третьего, четвертого и пятого триггеров являются первым входом блока, вторые входы третьего, четвертого и пятого триггеров являются вторым входом блока. А четвертый блок управления содержит шестой, седьмой и восьмой триггеры, первый, второй и третий и чет вертый элементы задержки, второй регистр, элемент ИЛИ, пятый, шестой и седьмой элементы И-НЕ и формирователь импульсов, выход первого эле 50 мента задержки соединен с первыми входами пятого и шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходами шестого триггера,55 высоды пятого и шестого элементов И-НЕ соединены соответственно в вхоДом второго элемента задержки и с входом третьего элемента задержки, выход которого соединен с первым1 входом шестого триггера и с первым входом седьмого триггера, второй вход которого соединен с первым входом восьмого триггера и с выхоцом четвертого элемента задержки, вход которого соединен с первым вхо дом элемента ИЛИ и с выходом седьмого элемента И-НЕ, первый и второй входы которого соединены соответственно с выходами седьмого и восьмого триггеров, выход второго элементазадержки соединен с вторым входомэлемента ИЛИ, первый вход второгорегистра является первым входом блока, вход формирователя импульсовявляется вторым входом блока, входпервого элемента задержки и вторыевходы первого триггера и второгорегистра являются третьим. входомблока, второй вход восьмого триггера является четвертым входом блока,третий вход седьмого элемента И-НЕявляется пятым входом блока, выходы первого элемента задержки, эле.мента ИЛИ, формирователя импульсови регистра являются выходом четвертого блока управления.На фиг. 1 приведена структурнаясхема устройства для контроля блоков ввода-вывода на фиг, 2-4функциональные схемы соответственновторого, третьего и четвертого блоков управления.Устройство для контроля блоковввода-вывода содержит первый блок 1управления, первый 2, второй 3и третий 4 блоки памяти, блок 5ввода, первый б, второй 7 и тре- тий 8 блоки сравнения, первый регистр 9, блок 10 индикации, счетчик 11, первый блок 12 усилителей,блок 13 регистрации, второй 14, третий 15 и четвертый блоки 16 управления, четвертый блок 17 памяти,четвертый блок 18 сравнения, блок 19регистров и второй блок 20 усилителей.1 Второй блок 14 управления (фиг.2)содержит элемент ИЛИ-НЕ 21, первыйи второй триггеры 22 и 23 и формирователи 24 импульсов,Третий блок 15 управления (фиг.3)содержит третий, четвертый и пятыйтриггеры 25-27, первый, второй,третий и четвертый элементы И-НЕ 2831.(Фиг. 4) содержит шестой, седьмойи восьмой триггеры 32-34, первый,второй, третий и четвертый элемен -ты 35-38 здержки, второй регистр 39,элемент ИЛИ 40, пятый, шестой иседьмой элементы И-НЕ 41-43, и формирователь 44 импульсов,Первый блок 1 управления управляет считыванием микропрограмм имитации режимов проверки из первогоблока 2 памяти. Первый блок 2 памяти хранит микропрограммы имитациирежимов проверки. Второй блок 3 памяти хранит программы испытанийпроверяемого устройства в виде команд, каждая из которых соответствует микропрограмме, храняющейся в первом блоке 2 памяти. Третий блок 4памяти хранит массивы вводимой ивыводимой информации эталоны инФормации. Блок 5 ввода задает адреса прогрмм проверок и осуществляетзапуск работы устройства. Первыйблок 6 сравнения контролирует управляющие сигналы, выдаваемые испытуемым устройством, сравнивает их сэталонными, получаемыми из первогоблока 3 памяти. Втрой блок 7 сравнеЗОния контролирует принимаемую отиспытуемого устройства информациюпутем сравнения ее с эталонной, храняющейся в третьем блоке 4 памяти.Третий блок 8 сравнения обеспечивает контроль информации на четкость,Первый регистр 9 обеспечивает фиксацию сбойных ситуаций, а блок 10индикации - индикацию сбойных ситуаций. Счетчик 11 производит отработкуинтервалов времени между поступлением управляющих сигналов от испытуемого устройства. Запуск отсчета времени и установка длительности временного интервала задаются изпервого блока 2 памяти,Первый блок 12 усилителей осуществляет сопряжение электрических сигналов блоков 2 и 4 памяти и блоков 6и 7 сравнения с вторым блоком 20 усилителей и блоком 13 регистрации.Блок 13 регистрации регистрирует результаты обмена контрольной информацией между устройством и проверяемымустройством ввода-вывода.Второй блок 14 управления вырабатывает сигналы управления третьими четвертым блоками 15 и 16 управления, а также сигналы идентификации данных при обмене данными. Третийблок 15 управления осуществляет управление выдачей данных из блока 19регистров. Четвертый блок 16 управления управляет считыванием микропрограмм, храняющихся в четвертомблоке 17 памяти. Четвертый блок 17памяти хранит микропрограммы и управляет работой блоков 14 и 15 управления и блока 19 регистров. Четвертый блок 18 сравнения контролирует данные на четность. Блок 19регистров осуществляет прием, хранение, выдачу и коммутацию данных.Второй блок 20 усилителей осуществляет сопряжение электрических сигналов блоков 14-19 с блоком 12 усилителей и с проверяемым устройством,Устройство для контроля блоков ввода-вывода работает следующим образом.Испытуемое высокоскоростное устройство ввоца-вывода (УВВ) подключается к второму блоку 20 усилителей, который, в свою очередь, подключается к первому блоку 12 усилителей. Оператор с помощью блока 5 ввода задает данные, необходимые для выпол нения проверки: начальный адрес исполняемой программы во второй блок 3 памяти, адрес испытуемого УВВ в третий блок 4 памяти, и запускает первый блок 1 управления, который вызывает из первого блока 2 памяти микропрограмму начального пуска, по которой из второго блока 3 памяти считывается первым команда исполняемой программы.Вся последующая работа устройства определяется программой, записанной во втором блоке 3 памяти. Код операции каждой команды через первый блок 1 управления подается в первый блок 2 памяти для считывания соответствующей микропрограммы. Микрооперации первого блока 2 памяти управляют работой блоков 1, 3, 4, 6, 7, 8, 11 и 12 устройства. Команды программы проверки готовят информацию для обмена с испытуемым УВВ записывая операции команд в третий блок 4 памяти, после чего с ним организуется обмен с помощью первого и второго блоков 12 и 20 усилителей для вывода контрольной информации, ее приема, анализа реакций УВВ и записи информации о реакциях в третий блок 4.памяти. В процессе25 приема и записи информации осуществляется сравнение принимаемой и эталонной информации во втором блоке 7 сравнения, а также проверяется правильность выработки УВВ управляющих 5 сигналов с помощью первого блока 6 сравнения, который сравнивает реально поступающие сигналы от УВВ и эталонные (ожидаемые) сигналы из первого блока 2 памяти. Для определения ошибок, прерывающих испытания, используется счетчик 11, фиксирующий случаи отсутствия управляющих сигналов от УВВ в течение определенных промежутков времени. Все пересылки 15 информации контролируются на четность в третьем блоке 8 сравнения. Обнаруженные при проверке неисправности первым, вторым и третьим блоками 6-8 сравнения и счетчиком 11 20 через первый блок 1 управления фиксируются в первом регистре 9 и индицируются на блоке 10 индикации. По каждой из зафиксированных неисправностей осуществляется останов .работы устройства.После запуска программы устройства устанавливается связь с УВВ через второй блок 20 усилителей. При этом управляющие сигналы, выраЗО батываемые первым блоком 2 памяти, через первый и второй блоки 12 и 20 усилителей поступают на УВВ и на второй блок 14 управления, а управляющие сигналы от УВВ через второй блок 20 усилителей поступают также на второй блок 14 управления, а через первый блок 12 усилителей - на иервый блок 6 сравнения. Служебные данные из третьего блока 4 памяти через первый и второй блоки 12 и 20 усилителей, блок 19 регистров и блок 20 усилителей поступают на УВВ, а от УВВ служебные данные через второй блок 20 усилителей, блок 19 ф 15 регистров, блок 20 усилителей и первый блок 12 усилителей поступают на третий блок 4 памяти и второй блок 7 сравнения.В процессе установления связи между устройством и УВВ соответствующим сигналом управления от УВВ через второй блок 20 усилителей, через формирователь 44 импульсов четвертого блока 16 управления запус кается четвертый блок 17 памяти с начального адреса, где вырабатывается соответствующий адресу набор микроопераций (МО), определяющий раб оту устройства в данный отрезок времени.Последующие обращения к четвертому блоку 17 памяти осуществляются четвертым блоком 16 управления, который работает следующим образом.В любом наборе МО по любому адресу в четвертом блоке 17 памяти вырабатывается МО, поступающая на первый элемент 35 задержки блока 16 управления, а с его выхода снова на четвертый блок 17 памяти для подготовки следующего адреса и через пятый элемент И-НЕ 41, второй элемент 36 задержки, элемент ИЛИ 40 так же на четвертый блок 17 памяти для считывания следующего набора МО. Если микропрограммой определен переход на ожидание ответа от УВВ или управляющего сигнала от первого блока 12 усилителей, то соответствующей МО взводится шестой триггер 32 и сигнал с первого элемента 35 задержки через пятый элемент И-НЕ 4 1 не пройдет, а через шестой элемент И-НЕ 42, и третий элемент 37 задержки взведет седьмой триггер 33 и сбросит шестой триггер 32 в начальное состояние. При поступлении или снятии управляющего сигнала от УВВ или от первого блока 12 усилителей на второй блок 14 управления, на одном из соответствующей пары формировате. лей 24 импульсов, входы которых объединены и один из которых является формирователем переднего фронта, другой - заднего, вырабатывается сигнал, который через элемент ИЛИНЕ 21 поступает на второй. вход вось" мого триггера 34 четвертого блока 16 управления и взводит его. При этом, так как триггер 33 взведен, на выходе седьмого элемента И-НЕ 43 вырабатывается сигнал, поступающий через элемент ИЛИ 40 на четвертый блок 17 памяти для считывания сле - дующего набора МО, а через четвертый элемент 38 задержки на входы седьмого и восьмого триггеров 33 и 34 для установки их в начальное состояние. Второй регистр 39 предназначен для приема, временного хранения и передачи в четвертый блок 17 памяти адреса микропрограмм 1, по которой будет осуществляться обмен контрольной информацией между устройством и УВВ. Адрес микропро.граммы поступает на первый входвторого регистра 39 из третьего блока 4 памяти через первый и второйблоки 12 и 20 усилителей, а на вторыевходы регистра поступают МО из четвертого блока 17 памяти для установки регистра в начальное состояниеи управления занесением в него адреса микропрограммы,Таким образом, четвертый блок 17памяти отслеживает обмен управляю -щими сигналами между устройствоми УВВ. Когда блок 17 памяти определит,что на УВВ передается код команды,которую УВВ должно выполнять, тоэтот код заносится в регистр 39блока 16 управления, В момент перехода к обмену контрольными даннымимежду устройством и УВВ код команды переносится из регистра 39 блока 16 управления в блок 17 памятии этот код является начальным адресом соответствующей микропрограммыобмена данными. В этот же моментсоответствующей МО из блока 17памяти, поступающей на второй входтретьего блока 15 управления, взводится третий триггер 25. При этом,запрещающий сигнал с второго выходатриггера 25 поступает на первый 30вход блока 19 регистров, запрещаяпрохождение данных между устройством и УВВ через соответствующиекоммутаторы данных блока, а разрешающий сигнал с первого выхода триг.гера 25 поступает на первые входыпервого, второго, третьего и четвертого элементов И-НЕ 28-31, на вью"оде одного из которых в соответствии с состоянием четвертого и пятого триггеров 26 и 27 вырабатываетсясигнал, обеспечивающий соответствующую коммутацию данных в блоке 19 регистров. Управление состоянием триггеров 26 и 27 производится соответствующими МО из блока 17 памяти.При передаче контрольных данных от устройства в УВВ очередное слово данных из блока 4 памяти записывается в один из двух регистров блока 19 регистров соответствующим сигналом, поступающим из блока 17 паяти, а с другого регистра осуществляется вы" дача в УВВ записанного ранее предыдущего слова данных. За время передачи очередного слова данных из блока 4 памяти в блок 19 регистров, каждое предыдущее слово из блока 19 регистров передается в УВВ И раз,так, что общее число переданныхслов данных в УВВР =МИ,где М - количество слов, переданныхиэ блока 4 памяти;Ч - отношение быстродействияУВВ к быстродействию блоков 1 - 13.Это отношение К может быть задано программно в блоке 17 памяти вЭзависимости от быстродействия УВВ,При считывании из УВВ переданныхранее контрольных данных из каждыхИ слов в соответствующий регистрблока 19 регистров записывается одно,которое затем передается в блок 4памяти. Таким образом, за одинсеанс связи с УВВ в блок 4 памятипоступит М слов данных. Все слова Рпередаются за сеансы связи с УВВ,причем в каждом сеансе в блок 19регистров заносится соответственнокаждое первое, второе, М-е слово из группы в Я слов, что задаетсяпрограммой устройства.В процессе обмена контрольнымиданными сигнал идентификации данныхот УВВ через первый блок 20 усилителей, соответствующий формирователь 24и .элемент ИЛИ-НЕ 21 блока 14 управления запускает блок 17 памяти, какбьшо показано соответствующчми МОкоторого производится управлениепервым и вторым триггерами 22 и 23блока 14 управления, При этом ответный сигнал идентификации данных стриггера 23 через второй блок 20сопряжения поступает на УВВ, а стриггера 22 через блоки 20 и 12 усилителей - на первый блок 6 сравнени 5 г,В процессе передачи данных в УВВв четвертом блоке 18 сравнения производится контроль данных на четность. В случае ошибки на выходе бло.ка 18 сравнения вырабатывается запрещающий сигнал, поступающий натретий вход седьмого элемента И-,.НЕ 43 четвертого блока 16 управлениязапрещая выработку сигнала запускачетвертого блока 17 памяти (происхо"дит останов работы устройства).После окончания передачи данных соответствующий управляющий сигнал от УВВ через один иэ формирователей 24 импульсов второго блока 14 управления поступает на первый1084805 13вход третьего триггера 25 третьего блока 15 управления и устанавливает его в начальное состояние, При этом, как было указано, служебные данные между устройством и УВВ передаются ,через блок 19 регистров (через коммутаторы), минуя регистры.При передаче данных между устройством и быстродействующим УВВ существенное значение приобретает время распространения сигналов по кабелю между ними, которое ограничивает взаимную длину линии связи.Максимально допустимое время передачи единицы информации выражается формулой 1- (1)еасьовМоеСгде Гь " максимальная скоростьработы УВВ.Распределение этого времени выражается формулоймакса, вв+ Ч + кжф (2) где Е 58 а- время обработки сигналов идентификацииданных в УВВ и устройстве соответственно;Й агав - время распространениясигналов в кабеле.Обычно й приблизительно равноа всегда меньше й, . Учитывая этот и сделав допущение, что й й можно записатьмдщарТак как й = 21 св1- длина кабеля;.в - погонная задержка в кабеле,нс/м;2 - коэффициент, учитывающий,что за время обмена единицей информации сигнал идентификации данных распределя-ется от устройства в УВВ иобратно,и учитывая (1) и (3), получаем5. 6 (4)1ф 6 а макаЕсли, например, максимальная скорость работы УВВ равна 800 кбайт/с, 1 О а погонная задержка в кабеле 5 нс/м,то из (4) получаем 1 10Г 5 о 8 ао 19 "ФЪ 40 (м)Следовательно, при таком быстродействии УВВ расстояние между ними устройством (даже при сделанномдопущении, что. С, д= в) не должнопревьппать 40 м, а реально еще меньше.Невомзожность проводить контрольбыстродействующих УВВ на сравнитель.но больших расстояниях ограничивает возможность использования контрольной аппаратуры на объектах,Устройство позволяет значительноувеличить расстояние между ним ииспытуемым высокоскоростным УВВ.Это достигается тем, что блоки 14-20выполнены конструктивно отдельноот блоков 1-13 так, что легко могутпрн помощи блока 20 подсоединятьсяк испытуемому УВВ в непосредственнойблизости от него, а подсоединение 35к блоку 12 может осуществляться назначительньк расстояниях, так какобмен в стыке между блоком 20 и блоком 12, как было указано, при описа нии работы устройства производится,с быстродействием известного устройства, т,е. значительно медленнее,чем в стыке между блоком 20 и УВВ.

Смотреть

Заявка

3478628, 30.07.1982

ПРЕДПРИЯТИЕ ПЯ Г-4691

КАТАЕВ ГЕННАДИЙ ВИКТОРОВИЧ, КЛОЧКОВ ВЛАДИМИР ВИКТОРОВИЧ, СЛЮДИКОВ АНАТОЛИЙ МИХАЙЛОВИЧ

МПК / Метки

МПК: G06F 11/26

Метки: блоков, ввода-вывода

Опубликовано: 07.04.1984

Код ссылки

<a href="https://patents.su/12-1084805-ustrojjstvo-dlya-kontrolya-blokov-vvoda-vyvoda.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для контроля блоков ввода-вывода</a>

Похожие патенты