Приемник многочастотных сигналов

(19) И 1) и 4 Н 04 Ь 27 ГОСУДАРСПО ИЗОПРИ ГК ЕНИЯ ОП АВТОРСКОМ(57) Изобрета связи и можат тамах передач Цаль изобратанустойчивости.анализатор 1 экоммутатор 2,кий блок 6, бл ТНЕННЫЙ НОМИТЕТРЕТЕНИЯМ И ОТНРЫТИЯМТ СССР САНИЕ ИЗОБР 4) ПРИЕМНИК МНОГОЧАСТОТНЫХ СИГНАЛОВ иа относится к радио- быть использовано в сис дискретной информации. ия - повышаниа помгхоУстройство содаржит наргатичаского спактра, накопитель 5, логичасок 10 управления, г-р 11 тактовых импульсов, Поставленнаяцель достигается вваданиам в устройство рашающего блока 3, двух компансаторов 4, 9, блока 7 выбора данных,блока 8 вычисления ошибки синхрониза"ции, формироваталя 12 управляющегосигнала, коммутатора 13 и демодулятора 14, Компансатор 4 предназначандля подавлания узкополосных помах.Блок 7 иэ всах сформированных оценокразностай выбираат ту, величина которой пропорциональна задаржка сигнала.По вычисленному значанию ошибки синхронизации в блока 8 компенсатор 9 осу.щаствляат задаржку импульсов г-ра 11поступающих на компансатор 9 чаразформироваталь 12, чам компансируатсяошибка по задаржка. 11 э.п. ф-лы,12 илИзобретение относится к радиосвязи и может быть использовано всистемах передачи дискретной информации.5Цель изобретения - повышение помехоустойчивости,На фиг.1 изображена структурнаяэлектрическая схема предложенногоприемника; на фиг.2 - структурнаяэлектрическая схема анализатора энергетического спектра; на фиг,3 - структурная электрическая схема блокауправления; на фиг.4 - структурнаяэлектрическая схема первого компенсатора; на фиг,5 - структурная электрическая схема второго компенсатора;на фиг.б - структурная электрическаясхема накопителя; на фиг.7 - структурная электрическая схема логичгского блока; на фиг.й - структурнаяэлектрическая схема демодулятора;на фиг.9 в , структурная электрическаясхема решающего блока; на фиг, 10 -структурная электрическая схема блока выбора данных; на фиг.11 - структурная электрическая схема формирователя управляющего сигнала; нафиг,12 - структурная электрическаясхема блока вычисления ошибки синхронизации.Приемник многочастотных сигналовсодержит анализатор 1 энергетического спектра, первый коммутатор 2, решающий блок 3, первый компенсатор 4,накопитель 5, логический блок 6, блок7 выбора данных, блок 8 вычисленияошибки синхронизации, второй компгнсатор 9, блок 10 управления, генератор 11 тактовых импульсов, формирователь 12 управляющего сигнала, второй коммутатор 13, демодулятор 14 идекодер 15.Анализатор 1 энгргетического спектра содержит первый 16 и второй 17преобразователи частоты, первый 18и второй 19 полосовые фильтры, генератор 20 опорного сигнала, первый 21и второй 22 аналого-цифровые преобразователи, первый 23 и второй 24регистры, блок 25 весовых коэффициентов, первый " шестой сумматоры 2631, третий 32 и четвертый 33 регистры,первый - четвертый пергмножители 3437, первый 38 и второй 39 запоминающие блоки и первый 40 и второй 41квадраторы.Блок 10 управления содержит первый 42 и второй 43 делители частоты,счетчик 44, коммутатор 45 и регистр46.Первый компгнсатор 4 содержит первый 47 и второй 48 элементы И, первый - четвертый регистры 49-52, де-литель 53 частоты и сумматор 54.Второй компенсатор 9 содержитсчетчик 55, блок 56 сравнения, инвертор 57, первый - третий элементыИ 58-60 и элемент ИЛИ 61.Накопитель 5 содержит первый -четвертый элементы И 62-65, инвгртор 6 Ь, элемент ИЛИ 67, первый - четвертый регистры Ь 8-71, первый 72 ивторой 73 сумматоры, пгремножитель74, постоянный запоминающий блок 75,счетчик 76 и делитель 77 частоты.Логический блок 6 содержит пгрвыйпятый регистры 78-82, узел 83 сравнения, первый - десятый элементыИ 84-93, делитель 94 частоты, арифметический узел 95, инвгртор 96, первый 97 и второй 98 элементы ИЛИ исчетчик 99.Демодулятор 14 содержит пгрвый -четвертый элементы И 100-103, первьй104 и второй 105 блоки задержки, первый 106 и второй 107 сумматоры, первый 108 и второй 109 двухполупгриодные выпрямители и блок 110 сравнения.Решающий блок 3 содержит первый -четвертый элементы И 111-114, первый115 и второй 116 элементы ИЛИ, первый117 и второй 118 инвгрторы, сумматор119 и узел 120 задержки,Блок 7 выбора данных содержит регистр 121, элемент ИЛИ 122, первый -третий узлы 123-125 сравнения, первый-третий инверторы 126-128, первыйдгвятый элементы И 129-137, первыйшестой сумматоры 138-143, првый -шгстой двухполупериодныг выпрямители144-149 и счетчик 150.Формирователь 12 управляющего сигнала содержит инвертор 151, регистр152, триггер 153, первый 154 и второй155 элементы И.Блок 8 вычисления ошибки синхронизации содержит узел 156 сравнения,инвгртор 157, постоянный запоминающий узел 158, элемент И 159, сумматор 160, элемент ИЛИ 161,счетчик 162,первый 163 и второй 164 элементы И.Приемник работает следующим образом.На вход приемника многочастотнь 1 хсигналов поступает аддитивная смесьсигнала, белого шума и узкополосныхпомах. Спактр сигнала, представляющего собой цифровоа сообщение, паредаваемоа в вида частотной телеграфии (ЧТ), расширен псавдослучайными скачками по частота (ПСЧ), причем скорость переключания частот равна скорости передачи сообщения. Анализатор 1 энергетического спектра разделяет рабочий диапазон частот на отдельные каналы по количеству рабочих частот (К) и формирует сигналы, пропорциональные. мощностям аддитивных смесей сигнала, белого шума и помах в каждом канале. функционально он эквивалентен набору из К полосовых фильтров с квадратичными детекторами. Центральные частоты фильтров дискретно изменяются в соответствии с законом пареключения частот в сигнале со скоростью, задаваамой так. товой частотой по командам, формируа мым в блоке 10 управления.Допустим, что сигнал в начальный интервал врамени, величина которого 25 опраделяется скоростью передачи со-. общания, передается на 1-й частоте, соответствующей -му фильтру. На следующем интервале сигнал появляется на (1+1)-й частоте, а вследствиа пареприсвоания центральных частот (д+1)-я частота опять соотватотвует -му фильтру, таким образом частотные элементы сигнала появляются на выходе одного и того жа -го фильтра. Допустим, что в одном из каналов, например, в 1-м, присутствует узкополосная помеха. Вследствие переприсвоения цантральных частот помеха "расщепляется" по спактру в то время, как сигнал, находясь на40 выходе одного и того же д-го фильтра, сворачивается по спектру. Таким образом, на выходе анализатора 1 энергетического спектра формируются свартка сигнала и расщапленныа по спектру помехи.При парадача информации в виде ЧТ рабочий диапазон частот разбит на нары частотных каналов для передачи в каждом интервала врамени либо адинич О ного, либо нулевого символа сообщения. Поэтому парестройка фильтров по описанному алгоритму осуществляатся попарно.Первый коммутатор 2 под воздейст-. 55 вием сигнала с блока 10 управления попарно подключаат выходы анализатора 1 энергетического спектра к входам решающего блока 3, который предназначен для выбора единичного или нулевого частотного канала в -й паре, в зависимости от передаваемого символа. сообщения. Информация о передаваемом символе в установившемся ражиме поступает из демодулятора 14. В переходном режиме (до выделения информации) на вход первого компенсатора поступает суммарный сигнал каналов 1-й пары. Таким образом в установившемся ражиме шумовая полоса сужается в 2 раза. Парвый компенсатор 4 предназначен для подавления узкополосных помех. На его выхода формируются разности между значениями суммарных сигналов на д-м и (1+ +1)-м шагах опроса анализатора энергатического спектра на каждой паре частот, в результате чего узкополосные помехи компенсируютсяОчищенный от помех сигнал поступает на накопитель 5, где осуществляется накоплание с усреднением разностей, сформированных первым компансатором 4. Усреднение производится по раккурсивному алгоритму6+,=й 1+ --- Ьч.-6; ), 1=1,214.где , - разности, сформированныена выходе первого компансатора 4 на (+2)-м шагеопроса анализатора 1 энергетического спектра; д,Д;- средние разности на выходе накопителя 5 соответст-,венно на (ь+1)-м и (+2)-мшагах опроса анализатора1 энергетического спектра.Количество разности на каждом шага опроса опраделяется числом пар каналов (канальных пар). На выходе , накопителя 5 формируются статистические оценки величин разностай. Точность оценки прямо пропорциональна интервалу усреднения.С выхода накопителя 5 оцанка разностей поступает на логичасКий блок 6, который определяат номара выходов анализатора 1 энергетического спектра, содержащих передаваемое сообщение, и на блок 7 выбора данных, который из всех сформированных оценок разностей выбирает ту оценку, величина которой пропорциональна задержке сигна ла. Эта оценка поступаат на вход блока 8 вычисления ошибки синхронизации, 1478368По вычисленному значению ошибки синхронизации второй компансатор 9 осуществляет задержку импульсов гангра - тора 11 тактовых импульсов, поступающих на второй компансатор 9 через формирователь 12 управляющего сигнала, чем компенсируется ошибка по задержке. Задаржанныа тактовые импульсы непосредстванно и через блок 10 управлания поступают на анализатор 1 энергетического спектра и первый коммутатор 2. Блок 10 управления задает порядок переключения парвого коммутатора 2 и;перебора частот в анализаторе 1 энергетического спактра. Формирователь 12 управляющего сигнала предназначен для паравода приемника в режим точной синхронизации Зри поступлении команды с логического блока б.Выходы анализатора 1 энергетического спектра подключены также к входам второго коммутатора 13, который по командам с логического блока б подключает к входам демодулятора 14 группу каналов, содержащих передаваемое сообщение. С выхода демодулятора 14 символы передаваемого сообщения поступают на декодер 15 и решающий блок 3,Формула изобретения1. Приемник многочастотных сигналов, содержащий анализатор энергетического спектра, выходы которого соединены с соответствующими сигнальными входами первого коммутатора, управляющий вход которого подключен к второму выходы блока управления, генератор тактовых импульсов, декодер, накопитель, парвыа выходы которого соединены с первыми входами логического блока, при этом первый вход анализатора энергатического спектра является входом приемника, выходом которого являатся выход дакодара, о т л и ч а ю щ и й с я тем, что, с целью повышения помехоустойчивости, введены два компгнсатора, блок выбора данных, блок вычислгния ошибки синхронизации, второй коммутатор, решающий блок, формироватгль управляющего сигнала и демодулятор, выход которого соединен с парвым вхо. дом решающего блока и с первым входом декодера, второй вход которого подключен к выходу генератора так 55 образователя частоты, два полосовыхфильтра, чатыра рагистра, два аналогоцифровых преобразователя, блок вгсовых коэффициентов, шесть сумматоров,товых импульсов и к третьему входу формирователя управляющего сигнала,первый и второй входы которого подключены соответственно к третьему и четвертому выходам логическогоблока, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входамивторого коммутатора, выходы которогосоединены с соответствующими сигнальеными входами демодулятора, управляющий вход которого соединан с первымвходом второго компансатора и с управляющим входом решающего блока, выходы которого соадйнены с сигнальными входами первого компенсатора, управляющий вход которого подключен ктретьему выходу блока управления,первые выходы которого соадинены стретьими входами анализатора энергатичаского спектра, второй вход которого подключен к входу блока управления и к второму выходу второго компенсатора, первый и вторыа входы которого подключены соответственно кпервому и вторым выходам блока вычисления ошибки синхронизации, сигнальные входы которого подключены квыходам блока выбора данных, первыйи второй входы которого подключенысоответственно к пятому и шестомувыходам логического блока, второйвход которого соединен с вторым входом накопителя и с,третьим входом 35блока выбора данных, четвертые входыкоторого соединены с третьими выходами накопителя, первый и второй входы которого подключены соотватстванно к первым и вторым выходам первогокомпансатора, при этом выход формирователя управляющего сигнала соединенс управляющим входом парвого компансатора и с управляющим входом блокавычисления ошибки синхронизации, выходы анализатора энаргетичгскогоспектра соединены с соотватствующимисигнальными входами второго коммутатора, а первые и вторыг выходы парвого коммутатора соединены соотватственно с вторыми и тратьими входамирешающего блока.2. Приемник по п.1, о т л и ч а -ю щ и й с я тем, что анализатор энаргетичаского спектра содаржит два пра 17836855 четыре перемножителя, два запоминающих блока, два квадратора и генератор опорного сигнала, первый и второйвыходы которого соединены с вторыми входами соответственно первого и второго преобразователей частоты, выходы которых соединены с входами соответственно первого и второго полосовых фильтров, выходы которых соединены с первыми входами оответственно первого и второго аналого-цифровых преобразователей, выходы которых соединены с входами соответственно первого и второго регистров, выходы которых подключены к первым входам соответственно первого и второго сумматоров, выходы которых подключены к первым входам соответственно третьего и четвертого перемножителей, выходы которых соединены соответственно с первым и вторым входами третьего сумматора, выходы которого соединены с входами первого запоминающего блока, выходы которого соединены с вторыми входами первого сумматора, с первыми входами первого перемножителя и с входами первого.квадратора, выходы которого соединены спервыми входами четвертого сумматора, вторые входы которого соединены с выходами второго квадратора, входы которого подключены. к первым входам второго перемножителя, к вторым входам второго сумматора и к выходам второго запоминающего блока, входы которого подключены к выходам пятого сумматора, первый и второй входы которого соединены с выходами соответственно первого и второго перемно. жителей, вторые входы которых соединены с вторыми входами соответственно четвертого и третьего перемножителей, выходы четвертого сумматора соединены с первыми входами шестого сумматора, выходы которого подключены к входам третьего регистра, первые выходы которого соединены с вторыми входами шестого сумматора, первые и вторые выходы блока весовых коэффициентов соединены с вторымивходами соответственно первого и второго перемножителей, вторые выходы третьего регистра соединены с входами четвертого регистра, выходы которого являются выходами анализатораэнергетического спектра, первым входом которого являются объединенныепервые входы первого и второго преоб.5 10 15 20 25 30 35 404550 разователей частоты, вторые объединенные входы первого и второго анало-,. го-цифровых преобразователей являются вторым входом анализатора энергетического спектра, третьими входами которого являются входы блока весовых коэффициентов.3, Приемник по п.1, о т л и ч а ю щ и й с я тем, что блок управления содержит два делителя частоты, счетчик, коммута."ор и регистр, параллельные выходы которого соединены с соответствующими входами коммутатора, управляющий вход которого соединей с входом первого делителя частоты, выход которого соединен с входом счетчика и с входом второго делителя частоты, выход которого подключен к второму входу регистра, первые входы которого подключены к последовательным выходам регистра, при этом вход первого делителя частоты является входом блока управления, первыми, вторыми и третьим выходами которого являются соответственно выходы коммутатора, выходы счетчика и выход первого делителя частоты.ч, Приемник по и.1, о т л и ч а - ю щ и й с я тем, что накопитель содержит четыре элемента И, инвертор, элемент ИЛИ, четыре регистра, двасумматора, перемножитель, постоянный запоминающий блок, счетчик и делитель частоты, выходы которого через постоянный запоминающий блок соединены с вторыми входами перемножителя, первые входы которого подключены к выходам первого сумматора, первые входы которого подключены к выходам первого регистра, первый вход которого соединен с первым входом второго регистра, с входом третьего регистра и с входом четвертого регистра, параллельные выходы которого соединены с входами первого элемента И, выход которого соединен с вторым входом второго элемента.И и с входом инвертора, выход которого соединен с вторым входом третьего элемента И, выходы которого соединены с первыми входами элемента ИЛИ, выходы которого соединены с вторыми входами второго регистра, выходы которого соединены с вторыми входами четвертого элемента И и с вторыми входами второго сумматора, первые входы которого подключены к выходам перемножи-теля, выход третьего регистра соеш 1478368 1 Онен с входом делителя частоты и с арифмет,.ческого узла, четвертые и первым входом четвартого элемента И, пятые выходы которого соединены соотвыходы которого соединены с вторыми ветственно с четвгртыми и пятыми входами первого сумматора вьжод да- входами третьего регистра, вход уп 5лителя частоты согдиана с мором сча- равления которого подключен к выходу тчика, выходи второго суимазеуа соа- шгстого эламента И, выходы четвертодинены с вторыми входами элемента го регистра соединены с соответствую- ИЛИ, вторые входы первого рагистра щими входами пятого регистра и с вто подключены к выходам второго эламан рыми входами узла сравнения, первые та И, первые входы которого соедина- входы которого подключены к первым ны с первыми входами третьего эле- выходам пятого регистра, второй выход мента И и являются входами накопите- которого соединен с первым входом четля, управляющим входом которого яв- . вертого элемента И, выход которого ляатся первый вход первого регистра, 15 соединен с входом инвертора, с первым выходы второго сумматора являются входом десятого элеманта И и с первым первыми выходами накопителя, вторым входом восьмого элемента И, выходы выходом которого является выход чат- которого соединены с первыми входами вертого регистра, второго элемента ИЛИ, вторыа входы5. Приемник по п,1, о т л и ч а - 20 которого подключаны к выходам седьмою щ и й с я тем, что, логический го элемента И, первый вход которого блок содержит пять регистров, узел подключен к первому входу девятого сравнения, десять элементов И,. дали- " элемента И и к выходу инвертора, партель частоты, арифметический узел, вый вход первого элемента И соадинен инвартор, два элемента ИЛИ и счетчик, 25 с выходом узла сравнения, с управляю- выходы которого соединены с вторыми щим входом пятого регистра и с управ- входами первого элемента И, выход ляющим входом четвертого регистра, которого через первый регистр соеди- входы которого являются парвыми вхонан с вторыми, входами второго эла- дами логического блока, вторым входом мента И, выходы которого соединаны ЗО которого является вход счатчика, парс входами второго рагистра, парал- выми, вторыми, третьим, четвертым, лельные выходы которого соединены пятым и шестыми выходами логичаского с входами третьего элемента И, выход блока являются соответственно выходы которого соединен с вторым входом второго элемента ИЛИ, выходы первого четвертого элемента И, с первым вхо- эламанта ИЛИ, выход третьего элемандом пятого элемента И и с первым вхо- та И, выход делителя частоты, выход дом шестого элемента И, второй вход четвертого элемента И и выходы тракоторого подключен к входу счетчика тьего регистра.и входу делителя частоты, выход кото. Приамник по п.1, о т л и ч а - рого соединен с первым входом второ О ю щ и й с я там, что демодулятор сого элемента И и с входом управления держит четыре элемента И, два блока второго регистра, последовательные задержки, два сумматора, два двухповыходы которого соединены с вторыми лупариодных выпрямителя и блок сраввходами пятого элемента И, выходы нения, первый и второй входы которого которого соединены с входами ариф соединены с выходами соответстванно метического узла, первые выходы ко- парвого и второго двухполупериодных торого соединены с вторыми входами выпрямителей, входы которых подключгседьмого элемента И и с первыми вхо- ны к выходам соответственно первого дами третьего регистра, вторые входы и второго сумматоров, первые входы которого подключены к вторым выходам которых подключены к выходам соотарифметического узла, к вторым вхо- ветственно первого:и второго блоков дам восьмого элемента И и к вторым задержки, входы которых соединены с входам девятого элемента И, выходы выходами соответственно первого и которого соединены с вторымн входами второго элементов И, парвые входы первого элемента ИЛИ, первые входы которых объединены и подключаны к55которого подключены к выходам дся- парвым входам тратьаго и чгтвартого того элемента И, вторые входы кото- элементов И, выходы которых соеди-. рого подключены к третьим входам иены с вторыми входами соотватствентретьего регистра и третьим выходам но первого и второго сумматоров, вы-.ход блока сравнения является выходом демодулятора, первыми, вторыми, третьими и четвертыми входами которого являются соответственно вторые входы первого элемента И, вторые входй ,второго элемента И, вторые входы третьего элемента И и вторые входы четвертого элемента И, первый вход которого является управляющим входом демодулятора.7, Приемник по п.1, о т л и ч а - ю щ и й с я тем, что решающий блок содержит четыре элемента И, два элемента ИЛИ, два инвертора, сумматор и узел задержки, первые и вторые выходы которого соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с выходами соответственно первого и вто. рого элементов ИЛИ, первые входы которых подключены к выходу первого инвертора, вход которого соединен с вторыми входами третьего и четвертого элементов И, выходы которых соединены с вторыми входами соответственно второго и первого элементов ИЛИ, первый вход третьего элемента И соединен с входом второго инвертора, выход которого соединен с первым входом четвертого элемента И, выходы первого и вто рого элементов И соединены соответственно с первыми и вторыми входами сумматора, выходы которого являются выходами решающего блока, первым, вторыми и третьими входами которого являются соответственно вход второго инвертора, вторые и третьи входы узла задержки, управляющим входам решающего блока является вход первого инвертора.8. Приемник по п.1, о т л и ч а - ю щ и й с я тем, что первый компенсатор содержит четыре регистра, два элемента И, сумматор и делитель частоты, выход которого соединен с вторым управляющим входом первого регистра, параллельные выходы которого соединены с соответствующими входами второго регистра, выходы которого соединены с первыми входами сумматора, вторые входы которого соединены с выходами первого элемента И, первые входы которого соединены с выходами третьего регистра и с входами первого регистра, второй управляющий вход которого соединен с управляющим входом третьего регистра, с управ.ляющим входом четвертого регистра и 5 10 15 20 25 30 35 40 45 50 55 с входом делителя частоты, параллельные выходы четвертого регистра подключены к входам второго элемента И, выход которого соединен с вторым вхо. дом первого элемента И, последовательный выход четвертого регистра соединен с управляющим входом второго регистра, выходы сумматора и последовательный выход четвертого регистра являются соответственно первыми и вторыми выходами первого компенсатора, вход делителя частоты является управляющим входом первого компенсатора.9- Приемник по п.1, о т л и ч а - ю щ и й с я тем, что второй компенсатор содержит три элемента И, элемент ИЛИ, инвертор, блок сравнения и счетчик, вход которого подключен к выходу первого элемента И и к первому входу второго элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которо га подключен к выходу третьего элемента И, первый вход которого соединен с первым входом первого элемента И, второй вход которого подключен к входу инвертора, выход которого соедингн с вторым входом третьего элемента И, выходы счетчика соединены с первыми входами блока сравнения, выход которого соединен с вторым входом второго элемента И и является первым выходом второго компенсатора, вторым выходом которого является выход элемента ИЛИ, первый вход первого элемента И является управляющим входом второго компенсатора, первым и вторым входами которого являются соответственно вход инвертора и вторые входы блока сравнения.10. Приемник по п.1, о т л и - ч а ю щ и й с я тем, что блок вычисления ошибки синхронизации содержит три элемента И, элемент ИЛИ,узел сравнения, инвертор, постоянный запоминающий узел, сумматор и счетчик, выходы которого соединены с вторыми входами первого элемента И и с входами сумматора, выходы которого соединены с вторыми входами второго элемента И, выходы которого соединены с вторыми входами элемента ИЛИ, .первые входы которого подключены к выходам первого элемента И, первый вход которого соединен с выходом инвертора, вход которого соединен с первым входом второго элемента И, с вто 14783681314рым входом третьего элемента И и свыходом узла сравнения, вторые входыкоторого соединены с первыми входамитретьего элемента И и с выходами пос 5тоянного запоминающего узла, входыкоторого подключены к выходам элемента ИЛИ, при этом выход узла сравнения является первым выходом блокавычисления ошибки синхронизации, вторыми выходами которого являются выходы третьего элемента И, вход счетчика является управляющим входомблока вычисления ошибки синхронизации, входами которого являются первые 15входы узла сравнения,11. Приемник по п,1, о т л и ч а -ю щ и й с я тем, что блок выбораданных содержит регистр, элемент ИЛИ,три ужа сравнения, три инвертора,девять элементов И, шесть сумматоров,:шесть двухполупериодных выпрямителейи счетчик, выходы которого соединены" с Вторыми входами первого узла сравнения, выход которого соединен с управляющим входом регистра и с первымвходом первого элемента И, выходыкоторого соединены с входами регистра, первые выхсды которого соединенычерез первый двухполупериодный выпрямитель с первыми входами первогосумматора, выходы которого соединеныс первыми входами второго узла сравнения, вторые входы которого подключены к выходам второго двухполупериодного выпрямителя, входы которогосоединены с первыми входами второгоэлемента И, с вторыми входами шестогосумматора и с четвертыми выходамирегистра, вторые выходы которого соединены с первыми входами третьегосумматора и с входами третьего двухполупериодного выпрямителя, выходыкоторого соединены с первыми входамичетвертого сумматора, выходы которогосоединены с вторыми входами третьегоузла сравнения, первые входы которого подключены к выходам пятого сумматора, первые входы которого подключены к выходам четвертого двухполупериодного выпрямиттеля, входы которого соединены с первыми входамитретьего элемента И и с пятыми выходами регистра, третьи выходы которогосоединены с первыми входами четвертого элемента И, с вторыми входамитретьего сумматора и с первыми входами шестого сумматора, выходы которогосоединены с входами пятого двухполупериодного выпрямителя, выходы которого соединены с вторыми входами четвертого и пятого сумматоров, выходытретьего сумматора соединены с входами шестого двухполупериодного выпрямителя, выходы которого соединеныс вторыми входами первого и второгосумматоров, выход вжрого узла сравнения соединен с первым входом пятого элемента И, второй вход которогоподключен к выходу первого инвертора,вход которого соединен с вторым входом шестого элемента И, выход которого соединен с входом второго инвертора и с первым входом седьмогоэлемента И, второй вход которогосоединен с вторым входом восьмогоэлемента И и с выходом третьего инвертора, вход которого подключен квыходу пятого элемента И и к второмувходу девятого элемента И, первыйвход которого соединен с первым входом восьмого элемента И и с выходомвторого инвертора, выход третьегоузла сравнения соединен с первымвходом шестого элемента И, выходседьмого элемента И соединен с вторым входом третьего элемента И, выходы которого соединены с первымивходами элемента ИЛИ, вторые входыкоторого подключены к выходам второго элемента И, второй вход которого соединен с выходом восьмогоэлемента И, выход девятого элементаИ соединен с вторым входом четвертого элемента И, выходы которого соединены с третьими входами элементаИЛИ, выходы которого являются выходами блока выбора данных, первым, вторыми, третьим и четвертым входами которого являются соответственно входпервого инвертора, первые входы первого узла сравнения, вход счетчика и вторые входы первого элемента И,12. Приемник по п.1, о т л и - ч а ю щ и й с я тем, что формирователь управляющего сигнала содержит два элемента И, триггер, регистр и инвертор, выход которого соединен с вторым входом регистра, выходы которого соединены с входами первого элемента И, выход которого через триггер соединен с первым входом второго элемента И, выход которого является выходом формирователя управляющего сигнала, первым, вторыми третьим входами которого являются вход регистра и второй вход второгосоответственно вход инвертора, первый элемента И.