Устройство для параллельной передачи информации

/О 115 С 06 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(54) УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОЙПЕРЕДАЧИ ИНФОРМАЦИИ(57) Изобретение относится к вычислительной технике и может быть использовано впараллельных вычислительных системах с Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.Известно запоминающее устройство с параллельным произвольным доступом к строкам и окнам данных, содержащее блок памяти, блок входных данных, блок выходных данных, блок управления, блок модификации адреса, блок деления на группы, блоки мультиплексоров. В устройстве блок памяти содержит 2"=1 ч модулей памяти, Адресное пространство блока памяти разделено на поля размером 1 ч Х М, которые состоят из участков размером и Х и, что позволяет при формате доступа, равном М, осуществить одновременную выборку части строки или окно размером и Х и в хранимом двумерном массиве слов. общим управлением и с основнои памятью, состоящей из нескольких независимо адресуемых накопителей, Цель изобретения - . повышение пропускной способности. В устройство, содержащее Й коммутаторов входных данных (М - количество параллельно-передаваемых информационных сообщений), й накопителей, введены блок синхронизации, (1 ч+1) блоков постоянной памяти, блок элементов И и К блоков элементов ИЛИ, Это позволяет в соответствии со значением кода преобразования адреса производить параллельно запись - считывание необходимых элементов вектора из памяти ЭВМ. 5 ил., 1 табл,Недостатком этого устройства является низкая пропускная способность из-за невозможности одновременной выборки элементов массива в двоично-инверсной последовательности, в последовательности с шагом, кратным формату доступа, а также диагональных и поддиагональных элементов двумерного массива.Известно также устройство для управления оперативной памятью, содержащее адресный регистр, разделенный на две части - старшую и младшую, преобразователь кода адреса, управляемые сборники адресов, блоки памяти, дешифратор сигналов управления сборками адресов, дешифратор сигналов разРешения обращения, входной сдвигатель, выходной сдвигатель. В устройстве младшая часть разрядов адреса определяет номер блошка памяти, а старшая часть1795465 5 еда ктор роизводственно-издательский комбина од, ул,Гагарина, 1 ент", г. ЗП СЧ ХЗ х 4 аэ 431ВНИИПИ Госуда Составитель А,БородавкоТехред М.Моргентал Корректор Т.Палий Тираж Подписноевенного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/5- номер ячейки в выбранном блоке памяти.Использование преобразователя кода адреса и дешифраторов позволяет с форматомдоступа Й осуществить одновременную выборку элементов хранимого массива в порядке следования их номеров.Недостатком этого устройства являетсянизкая пропускная способность из-за невозможности одновременной выборки элементов массива в двоично-инверсной 10последовательности, в последовательностис шагом, кратным формату доступа, а такжедиагональных и поддиагональных элементов двумерного массива,Наиболее близким техническим решением к предлагаемому является оперативное запоминающее устройство,. содержащее адресный регистр, разделенный на две части - старшую и младшую,20блоки преобразования адреса, адресные коммутаторы, коммутаторы входнЫх данных, регистр входных данных, коммутаторы выходных данных, рЕгистр выходных данных, накопители, вход адресного регистраявляется адресным входом устройства, выход старшей части адресного регистра соединен с управляющими входамикоммутаторов входных и выходных данных,с входами блоков преобразования адреса ис вторыми информационными входами ад- З 0ресных коммутаторов, выходы блоков преобразования адреса соединены с первымиинформационными входами соответствующих адресных коммутаторов, выходы которых соединены с входами старших разрядов З 5адреса соответствующих накопителей, выход младшей насти адресного регистра соединен с входами младших разрядов адресанакопителей, входы регистра входных данных являются информационными входами 40устройства, каждый выход регистра входных данных подключен к соответствующемуинформационному входу каждого коммутатора входных данных, выходы которых соединены с информационными входами 45соответствующих накопителей, выход каждого накопителя соединен с соответствую. щим информационным входом каждогокоммутатора выходных данных, выходыкоммутаторов выходных данных соединены 50с соответствующими входами регистра выходных данных, выходы которого являютсяинформационными выходами устройства,управляющие входы адресных коммутаторов объединены и являются управляющим 55входом устройства,В этом устройстве адрес состоит из двухчастей - старшей и младшей, Старшая частьадреса устройства определяет номер четверти (при формате доступа М=-4) накопителя, в которой находится адресуемое данное, а младшая часть адреса устройства определяет номер ячейки в этой четверти. Формат доступа определяется числом накопителей в устройстве, Кроме того, старшая часть адреса определяет номер накопителя, в которой записывается данное с нулевого выхода регистра входных данных. При записи информации на входы старших разрядов адреса накопителей поступают преобразованные коды старшей части адресного регистра, что позволяет записывать данные с выходов регистра входных данных в различные четверти различных накопителей. При считывании информации на входы старшихразрядов адреса накопителей поступает код с выхода старшей части адресного регистра. Старшая и младшая части адреса выдаются при этом на вход устройства в двоично-инверсном порядке, что позволяет осуществить с форматом доступа й одновременную выборку элементов хранимого массива в двоична-инверсной последовательности, Такая последовательность считывания элементов массива информации необходима для процессоров, выполняющих функцию БПФ, Однако в данном . устройстве невозможно осуществить с форматом доступа К одновременную выборку элементов хранимого массива в последовательности с шагом, кратным формату доступа, а также диагональных и поддиагональных элементов массива, так как эти элементы будут в большинстве случаев расположены в одноименных накопи- телях, Такая последовательность выборки элементов. массива информации необходима для процессоров, выполняющих операции над матрицами (например, для одновременного обращения к элементам столбцов матриц при их перемножении, для одновременного обращения к диагональным и поддиагональным элементам при вычислении определителей матриц и т.д.),Недостатком этого устройства является низкая пропускная способность из-за невозможности одновременной выборки й элементов хранимого массива в последова-. тельности с шагом, кратным формату доступа, а также й диагональных и поддиагональных элементов массива,Цель изобретения - повышение пропускной способности устройства за счет рационального размещения элементов вектора в накопителях,В предлагаемом устройстве элементы вектора с номерами, кратными формату доступа й (М-число накопителей в устройстве), располагаются при записи в зависимости от кода преобразования адреса в различных5 10 15 20 25 30 35 40 45 50 накопителях, При этом пропускная способность устройства при обращении к элементам столбцов матриц, а также диагональным и поддиагональным элементам матриц по сравнению с прототипом возрастает пропорционально числу накопителей.Таким образом, технико-экономическое преимущество изобретения по сравнению с базовым, в качестве которого выбран прототип, как наилучший из известных данного типа, заключается в повышении пропускной способности в й раз. где К - число накопителей в устройстве,Поставленная цель достигается тем, что в оперативное запоминающее устройство, содержащее М коммутаторов входных данных (М - количество параллельно-передаваемых информационных сообщений), М - накопителей, причем выход 1-го коммутатора входных данных соединен с информационным входом 1-го накопителя (=О, (К), введены блок синхронизации, (И+1) блоков постоянной. памяти, блок элементов И и й блоков элементов ИЛИ, причем вход разрешения ввода-вывода информации устройствэ соединен с входом пуска блока синхронизации, первый и второй выходы которого подключены соответственно к входу выборки всех блоков постоянной памяти и управляющему входу блока элементов И, вторая группа адресных входов всех блоков постоянной памяти является первым адресным входом устройства, первая группа адресных входов всех блоков постоянной . памяти объединена с информационным входом блока элементов И и является вторым адресным входом устройстватретья группа адресных входов всех блоков постоянной памятиявляется входом. задания кода преобразования адреса устройства, выход -го блока постоянной памяти соединен с первым входом 1-го блока элементов ИЛИ, вторбй вход которого соединен с выходом блока элементов И, выход Ио блока элементов ИЛИ соединен с адресным входом -го накопителя, выход М-го блока постоянной памяти соединен с.управляющими входами всех коммутаторов входных данных, 1-ый ин-. формационный вход устройства является )- тым информационным входом р-го коммутатора входных данных (1=О+р)аоб К;1=0,(8-1); )=0(М); р-О,(1 Й) 1, выход -го накопителя является -тым информационным выходом устройства, входы разрешения записи и чтения всех накопителей соединены соответственно с третьим и четвертым выходами блока синхронизации.На фиг. 1 представлена функциональная схема устройства для параллельной передачи информации; на фиг. 2 функциональная схема блока синхронизации; на фиг. 3 и 4 показана структура размещения информации после записи массива из 64 информационных слов в устройстве с числом накопителей И=4 соответственно для их последующей выборки в двоично-инверсной последовательности и для выборки диагональных и поддиагональных элементов массива с форматом доступа, равным й; на фиг. 5 - временные диаграммы работы блока синхронизации,Устройство содержит (фиг. 1) вход 1 разрешения ввода-вывода информации, вход 2 задания кода преобразования адреса устройства, первый адресный вход 3 устройства, второй адресный вход 4 устройства, группу 5 блоков постоянной памяти (5 - 0) - (5 - К), блок 6 синхронизации, блок 7 элементов И, группу 8 коммутаторов входных данных (8 - 0) - 8 - (М - 1, группу 9 накопителей (9-0) - 9-(М)1, группу 10 блоков элементов ИЛИ (10 - О) - 10 - (М - 1)группу 11 информационных входов устройства (11 - О) - 11 - (й - 1, группу 12 информационных выходов устройства (12-0)-12-(КД.Блок 6 синхронизации (фиг. 2) содержит, например, генераторы пачек импульсов 13 и 14, ждущие мультивибраторы 15 и 16, а также элементы задержки 17 и 18,На фиг. 5 обозначены; ЗП - сигнал записи, поступающий по первому разряду входа 1 разрешения ввода-вывода информации устройства; СЧ - сигнал считывания, поступающий в блоке 6 синхронизации по второму разряду входа 1 устройства; ПА - преобразованные адреса на адресных входах накопителей 9; ИВх - информационные сигналы на входах накопителей 9; Ивых - информационные сигналы на выходах 12 устройства.Устройство работает следующим образом.Адрес, поступающий по входам 2 и Э устройства, состоит из двух частей - старшей и младшей. Старшая часть адреса определяет номер накопителя 9, а младшая часть - номер ячейки в выбранном накопителе 9, Старшая часть адреса содержит М=од 2 И разрядов, а младшая - 2 разрядов, В устройстве для обеспечения одновременной выборки элементов массива в различных последовательностях с форматом доступа 3 Ч применяется преобразование кода адреса в процессе записи информации. Причем, в процессе записи преобразованная старшаячасть разрядов адреса поступает на адресные входы коммутаторов 8 входных данных, Преобразованная младшая часть разрядовадреса поступает на адресные входы нако1795465 10 ставлены в таблице 20 ЗО 40 50 пителей 9, При этом вариант преобразования кода адреса определяется сигналами на входе 2 задания кода. преобразования адреса устройства. В процессе считывания информации преобразование адреса не производится. Варианты преобразования кода адреса зависят от прошивки запоминающих элементов блоков 5 постоянной памяти, При этом разряды адресных входов блоков 5 постоянной памяти разделены на три части, Для примера, в устройстве с числом накопителей 9 Й=4 для различных вари: антов преобразования адреса прошивка запоминающих элементов блоков 5 предВ устройстве в зависимости от кода преобразования адреса со входа 2 осуществляется перераспределение данных среди накопителей 9. Основной особенностью вычислительной системыв которой предполагается использование устройства является то, что операции производится над вектор- операндами, а результатом работы является результирующий вектор, Под вектором здесь понимается массив данных О, состоящий из элементов Оо, 010 ь , О 1, где и - ограничивается емкостью памяти, Производитевьность векторной (матричной) ЭВМ удается значительно повысить, если записывать данные (элементы вектора) в накопители 9 таким образом, чтобы иметь возможность затем их параллельно считывать с форматом доступа Й, В предлагаемом устройстве в зависимости от выполняемой операции векторной (матричной) ЭВМ на вход 2 выдается код преобразования адреса. Количество различных вариантов преобразования адресов определяется разрядностью входа 2 устройства нэ основе выражения еод,К где в - число разрядов кодапреобразования, 1 - количествовариантов преобразования,Рассмотрим работу устройства для случая прошивки блоков 5 постоянной памяти,представленного в таблице В данном примере код преобразования00 при записи информации соответствует последующему считыванию данных (элементов вектора) в обычной последовательности, код 01 - считыванию данных в двоично-инверсной последовательности, код 10 - для параллельного считывания элементов столбцов матрицы 8 х 8 с форматом , доступа 4; код 11 - для параллельного считыванйя диагональных и поддиагональных элементов матрицы 8 х 8 с Форматом доступа 4,Предположим, что в векторной ЭВМ выполняется операция БПФ. Для этого по входу 2 в устройство выдается код преобразования адреса 01. По сигналу с первого разряда входа 1 устройства в блоке 6 синхронизации вырабатывается серия сигналов Х 1 для преобразования кодов адресов и ХЗ для записи информации с форматом Й=4 в накопители 9 (см, фиг, 5), В результате, элементы обрабатываемого вектора через группу 11 информационных входов устройства в соответствии с таблицей будут записаны в определенном порядке в накопители 9. Если старшая часть кодов адресов записи устройства была 00, то элементы вектора Оо-Обз будут расположены в накопителях 9. в соответствии с фиг, 4. Нетрудно заметить, что такое распределение ,элементов обрабатываемого вектора по ячейкам накопителей 9 позволяет сФорма- том дбступа Й=.4 считать элементы вектора в двоично-инверсной последовательности, что необходимо при выполнении операции БПФ в векторной ЭВМ. При этом считывание осуществляется по сигналу с второго разряда входа 1 устройства путем выработки серии управляющих сигналов с выходов Х 2 и Х 4 блока 6 синхронизации (см, Фиг. 5),Аналогичным образом работает устройство в соответствии с таблицей в случае выполнения векторной ЭВМ операций над матрицами(коды преобразования адреса 10 и 11),Формула изобретения Устройство для параллельной передачиинформации, содержащее Й коммутаторов входных данных (Й-количество параллельно-передаваемых информационных сообщений), Й накопителей,.причем выход 1-го коммутатора входных данных соединен с информационным входом 1-го накопителя , (1=0, Й), о т л й ч а ю щ е е с я тем, что, сцелью повышения пропускной способности, в него введены блок синхронизации, 5 Й+1 блоков постоянной памяти, блок элементов И и.Й элементов ИЛИ, причем вход разрешения ввода информации устройства соединен с входом пуска блока синхронизации, первый и второй выходы которого подключены к входу разрешения записи всех блоков памяти и управляющему входу блока элементов И соответственно, первая группа адресных входов всех блоков постоянной памяти является первым адресным входом 5 устройства, вторая группа адресных входоввсех блоков постоянной памяти обьединена с информационным входом блока элементов И и является вторым адресным входом устройства, третья группа адресных входов всех блоков постоянной памяти является10 1795465 Ячейки блоков постоянной памяти Старшая часть ад- реса Младшая часть ад- реса Код пре- образова 1 ния Блок 5 - 0 Блок 5 - 1 Блок 5 - 2 Блок 5 - й Блок 5 - 3 0000 0000 0000 0000 0000 00 00 00 0001 0001 0001 0001 0001 0010 0010 0010 0010 0010 Н Н 0011 0011 0011 0011 0011 Н Н 0100 0100 0100 0100 0100 Н Н 0101 0101 0101 0101 0101 Н Н 0110 0110 0110 0110 0110 Н Н 0111 0111 0111 0111 0111 1000 1000 1000 1000 1000 Н Н 1001 1001 1001 1001 1001 Н Н 1010 1010 1010 1010 1010 Н Н 1011 1011 1011 1011 Н 1011 1100 1100 1100 1100 1100 Н Н 1101 1101 1101 1101 1101 Н 1110 1110 Н Н 1110 1110 1110 1111 Н Н входом задания кода преобразования адреса устройства, выход -го блока постоянной памяти соединен с первым входом -го элемента ИЛИ, второй вход которого соединен с выходом блока элементов И, выход 1-го 5 элемента ИЛИ соединен с адресным входом 1-го накопителя, выход И-го блока постоянной памяти соединен с управляющими входами всех коммутаторов входных данных,10-е информационные входы которых обьединены и являются -м информационным входом устройства, выход 1-го накопителя является 1-м информационным выходом устройства, входы разрешения записи и чтения всех накопителей соединены соответственно с третьим и четвертым выходами блока синхронизации.Н 10 01 01 00 00 то же то же то же 0001 0010 0011 0100 0101 0110 0111 1000 1001,1010 1011 1100 1101 1111 то же 01 10 00 01 то же то же то же 0000 0001 0010 0011 1100 1101 1110 1111 1000 1001 1010 1011 0100 0101 0110 0111 то же то же то же то же 0100 0110 ОООО 0001 0010 0011 1100 1110 1111 1000 1001 1010 1011 то же 12 то же то же то же 1000 1001 1010 0100 0101 0110 0000 0010 0011 1100 11011111 то же то же то же то же 1100 1110 1000 1001 1010 1011 0100 0101 0110 0111 0000 0001 0010 0011 то же0000 то же 0000 то же 0000 0001 0010 0011 0100 0101 0110 то же то же то же 1001 0111 0101 1101 0011 1011 0110 то же 0100 то же 0010 то же ОООО1000 0110 1100 0100 1010 1011 0001 1001 0111 1111 0101 1101 0000 то же 0110 то же 0100 то же 0010 1010 0000 1000 1110 0110 1100 1101 0011 1011 0001 1001 0111 1 111 0010 то же 0000 то же 0110 то же 0100 1100 0010 1010 0000 1000 1110 1111 0101 1101 0.011 1011 0001 1001 0100 то же 0010 то же 0000тоже 0110 1110 0100 1100 0010 1010 0000