Универсальное суммирующее устройство

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИ 4 РЕСПУБЛИ(51)5 О 06 Г 7 И 1 ИЕЗИда АНИЕ ИЗОБРЕТЕН т си ка",Ъ Ь б 2 ГОСУДАРСТВЕННОЕ ПАТЕНТВЕДОМСТВО СССР(71) Н аучно-исследовательский и нститмногопроцессорных вычислительныхтем при Таганрогском радиотехническинституте им. В,Д.Калмыкова(56) Введение в кибернетику/Под реБ. Н,Малиновского, Киев, "Наукова дум1979, с,125 - 126, рис.36 а.В.М.М,ОЬеггпап. "Ощ 1 а СгепПзВпагу Аг 1 йгпебс", 1 опбоп, 1979, р.110 В 9, 3-9,Авторское свидетельство СССРЙ 1027716, кл, О 06 Г 7/49, 1988,(54) УНИВЕРСАЛЬНОЕ СУММИРУЮЩЕЕ УСТРОЙ СТВО(57) Изобретение относится к области вычислительной техники и может быть использовано для цифровой обработки сигналов, Цель изобретения - расширение функциональных возможностей за счет выполнения операцил суммирования чисел, представленных в двоичной системе счисления. Универсальное суммирующее устройство содержит й информационных входов 1, блоки 2 суммирования, многоразрядный сумматор - вычитатель 3, узел 4 формирования разрядов окончательной суммы, соединенные между собой функционально, 1 з.п. флы, 1 табл., 4 ил,трехразрядного сумматора, разрядные выходы и выход переноса которого являотся выходами сумматора первого порядка.3 Фию.4 Составитель В.ТаранухаРедактор Техред М,Моргентал Корректэр Н,Гуньк Произ каз 248 ВНИИ Тираж ПодписноеГосударственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5 ственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 1015 10 20 25 ЗО 35 Изобретение относится к области вычислительной техники, предназначено для суммирования чисел и может быть использовано для цифровой обработки сигналов.Известно суммирующее устройство, реализующее параллельно-последовательный способ суммирования, содержащее мнбговйдбвые одноразрядные сумматоры н 3 базе двУх итрехвходовых комбинационных сумматоров, узел накапливающего сумматора, включающий буферный регистр, многоразрядный накапливающий сумматор, Известное устройство обеспечивает вычисление разрядных сумм с последующим их накоплением, Недостатком является ограничение функциональйых возможностей, В устройстве невозможно выполнять операции суммирования чисел, представлена ь х"в избыточной двоичной системе счисления,суммирование старшими разрядами вперед чисел, представленных в обычной двоичной системе счисления.Известен также многовходовой (15-входовой) сумматор, содержащий .группу трехвходовых комбинационных сумматоров, два двухразрлдных сумматора и один трехразрядный сумматор, Данный сумматор обеспечивает параллельное" вычисление разрядных сумм. Недостатком является ограничение функциональных возможностей. В устройстве невозможно выполнять операции суммирования чисел, представленных в избыточной двоичной системе счисления,суммирование старшими разрядами вперед чисел, представленных в обь 1 чной двоичной системе счисления. Наиболее близким явллетсл многовходовой знакоразрядньй сумматор, содержащий К/2 суммирующих блоков, преобразователь кодов, помежуточный регистр, причем суммирующий блок включает четыре элемента ИЛИ, три элемента И, сумматор по модулю два и многоразрядный комбинационный . сумматор, при этом преобразователь кода состоит из двух элементов ИЛИ, двух элементов 2 И-ИЛИ и сумматора по модулю два, Сумматор обеспечивает поразрядное суммирование, начиная со старших разрядов, Й операндов, Недостатком является то,что в устройстве невозможно выполнять операции суммирования чисел, представленных в обычной двоичной системе счисления,Целью предлагаемого изобретения является расширение функциональных возможностей,Поставленная цель достигается тем, что в устройство, содержащее первый и второй блоки суммирования, регистр промежуточной суммы и преобразователь двоичного кода в избыточный код, в состав котор го входят первый и второй элементы ИЛИ, и рвый и второй элементы И-ИЛИ и сумматор по модулю два, Первый вход сумматора по, модулю два соединен с выходом вторОго элемента ИЛИ, входы которого соединены свыходами первого и второго элементов ИИЛИ и являются первым и вторым выходами преобразователя двоичного кода в избыточный код, Первые входы первых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, вторые входы первых групп первого и второго элементов ИИЛИ соединены между собой, вторые входы вторых групп первого и второго элементов И-ИЛИ соединены са вторым входом сумматора по модулю два. Третьи входы первыХ и вторых групп первого и второго элеменТов И-ИЛИ соединены между собой, а выход первого элемента ИЛИ соединен с четвертым входом первой группы первого элемента И-ИЛИ, Причем первый и второй выходы преобразователя двоичного кода в избыточный код соединены соответственно с первым и вторым выходами устройства.Введены сумматор-вычислитель, многоразрядный комбинационный сумматор и мультиплексор, а в каждый из блоков сумМирования входят первая группа из пятнадцати сумматоров первого порядка, вторая группа из четырех сумматоров первого порядка, первая группа из четырех полных одноразрядных сумматоров, вторая группа из трех полных одноразрядных сумматоров, третья группа из двух полных одноразрядных сумматоров и трехразрлдньй комбинационный сумматор, выходы которого явллются четырьмя старшими разрядными выходами блока суммирования, Информационные входы блока суммирования совдинень 1 соответственно с входами сумматоров первого порядка первой группы, четыре выхода каждого -го из которых соединеНы с 1-ми входами соответствующих сумматоров первого порядка второй группы (1=1,15), первый выход первого сумматора первогопорядка которой является первым разрядным выходом блока суммирования, Второй и третий выходы первого сумматора перого порядка второй группы соединены соответ ственно с первыми информационными рходами первого и второго полных одноразрядных сумматоров первой группы, вторые информационные входы которых соединены соответственно с первь 1 м и вторым выходами второго сумматора первого, порядка второй группы, третий и четвертый "выходы которого соединены соответстенно с первым информационным входом третьего и входом переноса четвертого пол 1786484ных одноразрядных сумматоров первой группы, Второй разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора первой группы, выход переноса которого соединен с входом переноса второго полного одноразрядного сумматора первой группы, выход суммы которого соединен с первым информационным входом первого полного одноразрядного сумматора второй группы, второй информационный вход которого соединен с первым выходом третьего сумматора первого порядка второй группы, . Выход суммы первого полного одноразрядного сумматора второй группы является третьим разрядным выходом блока суммирования. Четвертый разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора третьей группы, первый информационный вход которого соединен с выходом переноса первого полного одноразрядного сумматора второй группы. Четвертый выход первого сумматора первого порядка второй группы соединен с входом переноса третьего полного одноразрядного сумматора первой группы, второй информационный вход которого соединен со вторым выходом третьего сумматора первого порядка второй группы. Третий и четвертый выходы третьего сумматора первого порядка второй группы соединены соответственно с первыми информационными входами четвертого полного одноразрядного сумматора первой группы и третьего полного одноразрядного сумматора второй группы, Выход переноса второго полного одноразрядного сумматора первой группы соединен с входом переноса второго полного одноразрядного сумматора второй группы, первый и второй информационные входы которого соединены соответственно с выходом суммы третьего полного одноразрядного сумматора первой группы и первым выходом четвертого сумматора первого порядка второй группы, второй выход которого соединен со вторым информационным входом четвертого полного одноразрядного сумматора первой группы, Выход суммы второго полного одноразрядного сумматора второй группы соединен со вторым информационным входом первого полного одноразрядного сумматора третьей группы, выход переноса которого соединен с первым информационным входом трехразрядного комбинационного сумматора, второй и третий информационные входы которого соединены соответственно с выходами суммы и переноса. второго полного одноразрядного сумматора третьей группы, вход переноса55 5 102025 30 35 40 50 которого соединен с выходом переноса второго полного одноразрядного сумматора второй группы, Первый и второй информационные входы второго полного одноразрядного сумматора третьей группы соединены соответственно с выходом переноса третьего полного одноразрядного сумматора первой группы и с выходом суммы четвертого полного одноразрядного сумматора первой группы. Выход третьего полного одноразрядного сумматора второй группы, выходы суммы и переноса которого соединены соответственно с четвертым и пятым информационными входами трехразрядного комбинационного сумматора, шестой информационный вход которого соединен с четвертым выходом четвертого сумматора первого порядка второй группы, третий выход которого соединен со вторым информационным входом третьего полногоодноразрядного сумматора второй группы блока суммирования. Причем информацйонные входы 2)-1)-х разрядов устройства соединены соответственно с информационными входами первого блока суммированя, а информационные входы 2)-х разрядов устройства соединены соответственно с информационными входами второго блока суммирования О=1,М), Выходы первого блока суммирования соединены соответственно с входами первой группы сумматора-вычислителя, входы второй группы которого соединены соответственно с выходами второго блока суммирования. Выходы сумматора- вычислителя соединены соответственно с входами первой группы многоразрядного комбинационного сумматора, входы второй группы которого соединены соответственно с выходами регистра промежуточной суммы, информационные входы которого, кроме старшего разряда, соединены соответственно с выходами мультиплексора. Разрядные выходы многоразрядного комбинационного сумматора соединены со сдвигом на один разряд в сторону младших разрядов с входами первой группы мультиплексора и. со сдвигом на один разряд в сторону старших разрядов с входами второй группы мультиплексора, младший разрядный выход многоразрядного комбинационного сумматора является третьим выходомустройства, Информационные разрядные выходы промежуточных сумм мультиплексорасоединены с входами псрвого элемента ИЛИ преобразователь двоичного кода в избыточный код, первый знаковый выход мультиплексора соединен с первым входом второй группы второго элемента И-ИЛИ, второй вход которой соединен со вторым знаковым выходом мультиплексора, третий20 вертый информационные входы которого 45 50 знаковый выход которого соединен со вторым входом первой группы второго элемента И-ИЛИ, третий вход которого соединен с управляющим входом устройства,Кроме того, сумматор первого порядка содержит первую группу из четь рех йолнЙх одноразрядных сумматоров, вторую группу из двух двухразрядных сумматоров и трех- разрядный сумматор, причем первый, второй и третий информациониыс входы сумматора первого порядка соединены соответственно с входами переноса трехразрядного сумматора, первого двухразрядного сумматора и первого полного одноразрядно- го сумматора, четвертый и пятый информационнь 1 е входы сумматора первого порядка соединены соответственно с первым и вторым информацонными входами первого полного одноразрядного сумматора, Шестой, седьмой и вбсьмой информационные входы сумматора первого порядка соединены соответственно с входом перекоса и первым и вторым информационными входами второго полного одноразрядного сумматора, девятый и десятый информационные входы сумматора первого порядка соединены соответственно с входами переноса второго двухразрядного сумматора и третьего полного одноразрядного сумматора, одиннадцатый и двенадцатый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами третьего полного одноразрядного сумматора, Тринадцатый, четь 1 рнадцатый и пятнадцатый информационные входы сумматора первого порядка соединены соответственно с входами переноса и первым.и вторым информационными входами четвертого полного одноразрядного сумматора. Выходы сумм первого и второго полных омноразрядных сумматоров соединены соответственно с первым и вторым информационными входами первого двухразрядного сумматора, третий и четсоединены соответственно с выходами переносов первого и второго одноразрядных сумматоров. Выходы сумм третьего и четвертого полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входами второго двухразрядного сумматора, третий и четвертый информационные входы которого соединены соответствейно с выходами переносов третьего и четвертого полных одноразрядных сумматоров, первые выходы первого и второго двухразрядных сумматоров соединены соответственно с первым и вторым информационными входами трехразрядного сумматора, третий и четвертый 5 10 15 30 35 40 информационные входы которого соединены соответственно со вторыми выходаьи первого и второго двухразрядных сумматрров, выходы переносов которых соединены соответственно с пятым и шестым информациоййымй"вхбдами трехразрядного сумматора, разрядные выходы и выход переноса которого являются выходами сумматора первого порядка,В основу устройства положен алгоритм суМмйрованйя на основе вычисления разрядных сумм с последующих их суммированиемсо сдвигом на один разряд друг относительно друга:=1)=12 Н где а)2 - (-я разрядная сумма 2 М слагаемых.Алгоритм вычитания на основе вычисления разрядных сумм имеет вид; и Й М (,а)г, Ьр)2 . (2)-Алгоритм суммирования, начиная со старших разрядов, знакоразрядных чисел выполняетстя в два этапа. На первом этапе вычисляется промежуточная суммаК : 2(12 С,.2)+ "Г а) (3))=1 где Я - значение промежуточной суммь 1 в обычной двоичной системе счисления;а) - -й разряд )-слагаемого в избыточной двоичной системе счисления,На втором этайе вычисляется разряд окончательной суммы . в виде:1, еслибыА; С - (Г+1) - 1, еслибы с- А; 3 а)0 в остальных случаях,где А - коэффициент, обуславливающийвыделение весового разряда результата со знаком, выбирается из соотношения:И+1А 2", где г=оо 2 М. В логической форме Сь(м 1) записываеТся, как:лС )ь(г+1)= 3 н 3 (3 н 2 ч 3 н 1 О Я); С ь(+1)=3 н 3 (3 н 2 ч 3 н 1),(-) где 3 н 1, 3 н 2,3 н 3, 3; - три знаковых 1 л- значащие разряды промежуточной суммы 1=1,п, и=оц 2 И,При ч=16 алгоритм суммирования имеет вид:5=2(ЯСьб) +а)к1786484 С( - 5 = 40 4550 1, еслибы(17;1, еслибы ( - 17, (За) 0 в остальных случаях,В логической форме С(-5 записывается ввиде С( )1-5= 3 н 3 (3 н 2 ч 3 н 1 (Я( чЯ 2 ч Яз)С1-5=3 н 3 (3 н 2 ч 3 н 1),Алгоритм суммирования старшими разрядами вперед 2 К чисел, представленных в дополнительных кодах, выполняется в два этапа, На первом этапе вычисляется промежуточная сумма2 Л 12(Я 1 - 2" Сьг(г+2) ) +а(, (4) На втором этапе вычисляется разряд окончательной суммы 1, еслибыА;С) - (2+3) = 1, если 3) -А;0 в остальных случаях,(4 а)При технической реализации алгоритма необходимо выполнить размножение знаков на (о 92 М+2) разрядов во всех слагаемых с последующим подсчетом, начиная со старших разрядов, количества знаковых (единичных) разрядов в каждой разрядной сумме и суммирование этих разрядных сумм со сдвигом на один разряд друг относительно друга, в процессе размножения знаков С 1=0,Процесс суммирования старшими разрядами вперед М чисел, представленных в дополнительных кодах, поясним на примере.Примера 1=1,1010;аг=1. 0101;аз=1,0101;а 4=0,1001При (ч=4 алгоритм суммирования имеет вид:8=2(Я -2 С(.8)а)(; 1. еслибы 5;-- 1, если Я( -5; 0 в остальных случаях,Количество знаковых разрядов определится ( о 924+2)=4 для каждого слагаемого.Техническая реализация алгоритма . подробно поясняется (см, таблицу),5 10 15 20 25 30 Сущность предлагаемого изобретения поясняется чертежами, где на фиг,1 - универсальное суммирующее устройство, на фиг,2 - многовходовой блок суммирования, на фиг,З - многовходовой одноразрядный сумматор первого порядка, на фиг.4 - узел формирования разрядов окончательной суммы.Устройство (фиг.1) содержит 111, 1121 л 11,1 л)2 - информационные входы приема равновесовых разрядов множества чисел, представленных в дополнительных кодах, при этом для знакоразрядных чисел 111, 121,",1 л 11 - входы приема положительных равновесовых разрядов 112, 122;.,1 л 12- входы приема отрицательных равновесовых разрядов, 21,22 - блоки суммирования, 3 - многоразрядный сумматор-вычитатель, 4 - узел формирования разрядов окончательной суммы. 5 - вход приема признака суммирования, 6 - управляющий вход приема тактовых импульсов, 7 - управляющий вход приема сигнала установки "0", 8 - вход признака выделения знакоразрядных кодов, 9 - управляющий вход приема сигнала выделения значащих разрядов, 101 - выход выдачи разрядов суммы (разности) в обычной двоичной системе счисления, 102, 10 з - выходы выдачи разрядов суммы в избыточной двоичной системе счисления в виде(тернарного кода (О+1 положительных, отрицательных разрядов соответственно. Многовходовой блок суммирования (фиг,2) содержит: две группы многовходовых сумматоров первого порядка 111-1115; 121 - 124: три группы ьлементов суммирования соответственно 131 - 134; 141 - 14 з; 151, 15 трехразрядный сумматор 16, Многовходовой сумматор первого.порядка (фиг,З) содержит; группу элементов суммирования 171 - 174, два двухразрядных сумматора 181, 182 один трехразрядный сумматор 19, Узел формирования разрядов окончательной суммы (фиг,4) содержит; многоразрядный сумматор 20, мультиплексор 21, регистр 22, элемент ИЛИ 23, сумматор по модулю два 24, элементы 2 И-ИЛИ 251, 252, элемент И 26, С внешними устройствами универсальное суммирующее устройство (фиг.1) соединено посредством входов 111,1121 л 11,1 л(2 и выходов 101-10 з, При этом входы 111 - 1 л 11 соединены соответственно со входами многовходового блока суммирования 21, входы 112-1 мг - со входами многовходового блока 22, Выходы блоков 21, 22 соединены соответственно со входами первой и второй группы многоразрядного сумматора-вычислителя 3. Выходы сумматора-вычислителя соединены со входами узла формирования окончательной суммы 4. В многовходовом10 20 При этом первые выходы многовходового сумматора 121 элементов суммирования 40 с вторым входом первой схемы И элемента251, первым входом первой схемы И элемен блоке суммирования (фиг.2) первые-четвертые выходы первого-пятнадцатого многовходовых сумматоров 111 - 1115 соединены с соответствующими первыми одноименными входами первого-четвертого многовходовых сумматоров 121-124 выходы которых, кроме первогО выхода многовходового сумматора 121 соединены с одноименными входами элементов суммирования первой группы 131 - 134, элементов суммирования второй группы 141 - 14 з, выходы элементов суммирования первой группы 131-13, кроме первого выхода первого элемента суммирования 131 соединены с одноименными входами элементов суммирования второй группы 141 - 14 з, выходы которых, кроме первого выхода первого элемента 141, соединены с одноименными входами элементов суммирования третьей группы 151, 152, одноименными входами трехразрядного сумматора 16, другие входы которого соединены с соответствующими одноименными выходамиэлементов суммирования третьей группы151, 152,131, 141, 151 трехразрядного сумматора 16являются выходами многовходового блокасуммирования,В узле формирования окончательной суммы (фиг,4) выходы многоразрядного сумматора 20 соединены со сдвигом влево на один разряд с одной группой входов мультиплексора 21 и со сдвигом вправо на один разряд со второй группой входов мультиплексора 21. Входь 1 элемента ИЛИ 23, группа входов регистра 22 соединены с группой выходов (и-значащими разрядами промежуточной суммы) мультиплексора 21, младший разряд которого(подключается мультиплексором при суммировании, начиная с младших разрядов) соединен с последним входом регистра промежуточной суммы 22,; выходы которого соединены со входами одной группы многоразрядного сумматора 20 Выход элемента ИЛИ 23 соединен с одним входом первой схемы И элемента 251. Первый выход знака мультиплексора соединен та 252 и вторым входом регистра 22, Второй выход знака мультиплексора 21 соединен с одним входом второй схемы И элемента 25, второй схемы И элемента 252 с вторым входом элемента 24, один вход которого соединен с выходом элемента 16, входы которого соединены с выходами элементов 251, 252. Выход элемента 24 соединен с первым входом регистра 22, Третий выход знака мультиплексора 21 соединен непосредственно с 30 35 вторыми входами схем И элемента 252 ичерез инверторы с третьим входом первойсхемы И и вторым входом второй схемы Иэлемента 251. Выходы элементов 251, 252соединены с выходами устройства 102, 10 зсоответственно.Устройство работает в следующих режимах:В режиме поразрядного суммирования,начиная с младших разрядов, массива чисел, представленных в обычной двоичнойсистеме счисления,В режиме поразрядного вычитания, начйная с младших разрядов, массива чисел,представленных в обычной двоичной системе счисления,В режиме поразрядного суммирования,начинал со старших разрядов, массива чисел, представленных в избыточной двоичной системе счисления,В режиме поразрядного суммирования,начиная со старших разрядов, массива чисел, представленных в дополнительных кодах,Рассмотрим работу устройства в каж- .дом отдельном режиме, В режиме поразрядного суммирования, начиная с младшихразрядов, предварительно настраиваетсясумматор-вычислитель 3 на режим суммирования по йризнаку, поступающему на вАод5, Мультиплексор 21 настраивается на сдвиг,информации в сторону мла,ших разряДовна один разряд по сигналу, поступающимнавход 9, Сбрасывается в нуль регистр 22 сигналом, поступа 1 ощим на вход 7, Затем навходы 11-1 й 2 поступают равновесовые разряды в обычной двоичной системе счисления, При этом в блоках 21, 22 выполняетсяпараллельное вычисление разрядных суйм,начиная с младших разрядов, с последую щим суммированием в сумматоре 20 поразрядных сумм со сдвигом на один разряддруг относительно друга мультиплексором21 совместно с регистром 22 всоответствиис алгоритмом 1)., Результат вычисления выдается последовательно, начйная с младших разрядов, из выхода 101 в обычНойдвоичной системе счисления,В режиме поразрядного вычитания,начиная с младших разрядов, предварительнонастраивается сумматор-вычитатель 3 нарежим вычитания по признаку, поступающему на вход 5, Мультиплексор 21 настраивается на сдвиг информации в сторонумладших разрядов на один разряд, Блокируются элементы 25, 252, Сбрасываетя внуль регистр 22, Затем на входы 1111 щпоступают равновесовые разряды в оычной двоичной системе счисления, Выполняется в блоках 21, 22 параллельноевычисление разрядных разностей, начиная с младших разрядов, с последующим суммированием в сумматоре 20 поразрядных разностей со сдвигом сумм на один разряд друг относительно друга мультиплексором 21 совместно с регистром 22 в соответствии с алгоритмом (2). Результат вычисления выдается последовательно, начиная с младших разрядов, из выхода 101 в обычной . двоичной системе счисления.В режиме суммирования знакоразрядных чисел предварительно настраивается сумматор-вычислитель на режим вычитания. Мультиплексор 21 настраивается на сдвиг информации в сторону старших разрядов на один разряд. На вход 9 элементов 251, 252 поступает сигнал выделения знача щих разрядов результата вычисления, На входы 111,1211 ю - поступают, начиная со старших разрядов, положительные равно- весовые разряды знакоразрядных чисел, а на входы 112,122.,1 м 2 - отрицательные равновесовые разряды. При этом в блоках 21,22 вычисляются промежуточные разрядные суммы, начиная со старших разрядов, с последующим суммированием в сумматоре 20 поразрядных промежуточных сумм со сдвигом этих промежуточных сумм в сторону старших разрядов мультиплексором 21 совместно с регистром 22 в соответствии с алгоритмом (3). Результат промежуточных разрядных сумм Я поступает в преобразо 1ватель кода. В преобразователе кода анализируются элементами 2 И-ИЛИ 251, 252 три знаковые и и значащие разряды Я. В результате анализа формируется знакоразрядный код (О .1 суммы С-гг+ц в соответствии с алгоритмом (За), При этом (+1) выдается (из выхода 102) элементом 2 ИИЛ И 251, когда результата п ромежуточ ной суммы Б больше или равен А, т,е, когда выполняется условие ЯА, а (-1) выдается ,(из выхода 10 з) элементом 2 И-ИЛИ 252, ког 1 да результат промежуточной суммы Я А, В остальных ситуациях элементами 2 И-ИЛИ выдаются нули. При выдаче (+1) сумматором 24 по модулю два вырабатывается сигналкоррекции знака промежуточной суммы Я с (+1) на (-1) и, наоборот, при выдаче (-1) вы 1 рабатывается сигнал коррекции знака Я с (-) на(+), причем сигнал коррекции знака промежуточной суммы Я вырабатывается, еслиг+1 г+1 выполняется условие И+1 С 2, где 2 максимальная величина выделенного разг+1 ряда. В противном случае, т.еесли С=2 коррекция знака промежуточной суммы не производится.В режиме суммирования, начиная со старших разрядов, чисел представленных в10 15 числами, представленными в различных системах счисления (в обычной двоичной системе счисления и избыточной знакораэрядной двоичной системе счисления), за счет различных способов приема-передачи данных: младшими разрядами вперед обычных кодов; старшими разрядами вперед энакоразрядных кодов и приема старшими разрядами в перед чисел, представленных в дополнительных кодах. Кроме того, использование предложенного сумматора позволит разрабатывать принципиально новые высокопризводительные ортогональные многопроцессорные системы вертикальной обработки, Где данные хранятся в ортогональной памяти в обычной двоичной системе счисления (что экономит обьем памяти), а обработка выполняется старшими (младшими) разрядами вперед. Это позволит повысить быстродействие за счет распараллеливания процесса вычисления до поразрядных сумм, а также за счет совмещения во времени процессов обработки и обмена информацией. При этом при достижении заданной точности вычисления можно прекатить. При такой организации вычислений отпадает принципиальная необходимость в организации плавающей запятой.Формула изобретения 1, Универсальное суммирующее устройство, содержащее первый и второй блоки суммирования, регистр и ромежуточной суммы и преобразователь двоичного кода в избыточный код, в состав которого входят первый и второй элементы ИЛИ, первый и второй элементы И-ИЛИ и сумматор по модулю два, первый вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И-ИЛИ и являются первым и вторым выходами преобразователя двоичного кода в избыточный код, первые входы 20 25 30 35 40 45 50 55 дополнительных кодах, сумматор-вычислитель 3 настраивается на режим суммирования, Мультиплексор настраивается на сдвиг информации в сторону старших разрядов на один разряд. На вход 9 элементов 251, 252 поступает сигнал выделения значащих разрядов результата вычисления, На входы 1111 и 2 поступают, начиная со старших разрядов, равновесные разряды массива чисел, представленные в дополнительных кодах, Процесс суммирования подробно поясняется на приведенном примере и поэтому в заявке не описывается,Использование предложенного устройства позволит расширить функциональные возможности по сравнению с известным техническим решением за счет выполнения операций суммирования-вычитания надпервых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, вторые входы первых групп первого и второго элементов И-ИЛИ соединены между собой, вторые входы вторых групп первого 5 и второго элементов И-ИЛИ соединены с вторым входом сумматора по модулЮ два, третьи входы первых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, а выход первого элемента 10 ИЛИ соединен с четвертым входом первой группы первого элемента И-ИЛИ, причем первый и второй выходы преобразователя двоичного кода в избыточный код соединены соответственно с первым и вторым вы ходами устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения операции суммирования чисел, представленных в двоичной системе счисления, в него введе ны сумматор-вычитатель, многоразрядный комбинационный сумматор и мультиплексор, а в каждый из блоков суммирования входят первая группа из пятнадцати сумматоров первого порядка, вторая группа из 25 четырех сумматоров первого порядка, первая группа из четырех полных одноразрядных сумматоров, вторая группа из трех полных одноразрядных сумматоров, третья группа из двух полных одноразрядных сум маторов и трехразрядный комбинационный сумматор, выходы которого являются четырьмя старшими разрядными выходами блока суммирования, информационные входы которого соединены соответственно с 35 входами сумматоров первого порядка первой группы, четыре выхода каждого 1-го из которых соединены с 1-ми входамй сОогветствующих сумматоров первого порядка второй группы (1= 1,15), первый выход первого 40 сумматора первого порядка которой является первым разрядным выходом блока суммирования, второй и третий выходы первого полных одноразрядных сумматоров первой группы, вторые информационные входы которых соединены соответственно с первым и вторым выходами второго сумматора первого порядка второй группы, третий и четвертый выходи которого соединены соответственно с первым информациоинным входом третьего и входом переноса чет 50 вертого полных одноразрядных сумматоров 55 первой группы, второй разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора первой группы, выход переносакоторого соединенсвходом переноса вто. сумматора первого порядка второй группы соединены соответственно с первыми ин формационнымй входами первого и второгорого полного одноразрядного сумматОра первой группы, выход суммы которого сединен с первым информационным вхором первого полного одноразрядного сумматора второй группы, второй информационныйвход которого соединен с первым выходом третьего сумматора первого порядка второй группы,выход суммы первого полного одно 1 разрядного сумматора второй группы является третьим разрядным выходом блока суммирования, четвертый разрядный выМод которого соединен с выходом суммы перого полного одноразрядного сумматора третьей группы, первый информационный вход которого соединен с выходом переноса первого полного одноразрядного сумматора второй группы, четвертый выход первого сумматора первого порядка второй группы соедиен с входом переноса третьего полного одноразрядного сумматора первой группы. второй информационный вход которОго соединен с вторым выходом третьего сумматора первогопорядка второй группы, третий и четвертый выходы которого Соединены соответственно с первыми ин- . формационными входами четвертого полного одноразрядного сумматора первой группы и третьего полного одноразрядн го сумматора второй группы, выход перен са второго полного одноразрядного суммат ра первой группы соединен с входом переноса второго полного одноразрядного сумматОра второй группы, первый и второй информационные входы которого соединены соЬтветственно с выходом суммы третьго полного одноразрядного сумматора первой группы и первым выходом четвертого сумматора первого порядка второй группы, второй выход которого соединен с вторым информационным входом четвертого и лного одноразрядного сумматора пер ой группы, выход суммы втОрого полного од оразрядного сумматора второй группы срединен с вторым информационным входом первого полного одноразрядного сумматора третьей группы, выход переноса которого соединен с первым информационнЫм входом трехразрядного комбинационного сумматора, второй и третий информационные входы которого соединены соответственно с выходами суммы и перен са второго полного одноразрядного суммат ра третьей группы, вход переноса которого соединен с выходом переноса второго полного одноразрядного сумматора вто ой группы, первый и второй информацион ые входы второго полного одноразрядн го сумматора третьей группы соединены сооответственно с выходом переноса третьго полного одноразрядного сумматора первой5 10 15 20 25 30 35 40 45 50 55 группы и с выходом суммы четвертого полного одноразрядного сумматорапервой группы, выход переноса которого соединен с входом переноса третьего полного одноразрядного сумматора второй группы, выходы суммы и переноса которого соединены соответственно с четвертым и пятым информационными входами трехразрядного комбинационного сумматора, шестой информационный вход которого соединен с четвертым выходом четвертого сумматора первого порядка второй группы, третий выход которого соединен с вторым информационным входом третьего полного одноразрядного сумматора второй группы блока суммирования, причем информационные входы (21-1)-х разрядов устройства соединены соответственно с информационными входами первого блока суммирования, а информационные входы 21-х разрядов устройства соединены соответственно с информационными входами второго блока суммирования Д= 1,М), выходы первого блока суммирования соединены соответственно с входами первой группы сумматора-вычитателя, входы второй группы которого соединены соответственно с выходами второго блока суммирования, выходы сумматора-вычитателя соединены соответственно с входами первой группы многоразрядного комбинационного сумматора, входы второй группы которого соединены соответственно с выходами регистра промежуточной суммы, информационные входы которого, кроме старшего разряда, соединены соответственно с выходами мультиплексора, разрядные выходы многоразрядного комбинационного сумматора соединены со сдвигом на один разряд в сторону младших разрядов с входами первой группы мультиплексора и со сдвигом на один разряд в сторону старших разрядов с входами второй группы мультиплексора, младший разрядный выход многоразрядного комбинационнного сумматора является третьим выходом устройства, информационные разрядные выходы промежуточных сумм мультиплексора соединены с входами первого элемента ИЛИ преобразователя двоичного кода в избыточный код, первый знаковый выход мультиплексора соединен с первым входом второй группы второго элемента И-ИЛИ, второй вход которой соединен с вторым знаковым выходом мультиплексора, третий знаковый выход которого соединен с вторым входом первой группы второго элемента И-ИЛИ, третий вход которой соединен с управляющим входом устройства.2. Устройство по п,1, о тл и ч а ю щ е ес я тем, что сумматор первого порядка содержит первую группу из четырех полных одноразрядных сумматоров, вторую группу из двух двухразрядных сумматоров и трех- разрядный сумматор, причем первый, второй и третий информационные входы сумматора первого порядка соединены соответственно с входами переноса трехразрядного сумматора, первого двухразрядного сумматора и первого полного одноразрядного сумматора, четвертый и пятый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами первого полного одноразрядного сумматора, шестой, седьмой и восьмой информационные входы сумматора первого порядка соединены соответственно с входом переноса и первым и вторым информационными входами второго полного одноразрядного сумматора, девятый и десятый информационные входы сумматора первого порядка соедине.ны соответственно с входами переноса второго двухразрядного сумматора и третьего полного одноразрядного сумматора, одиннадцатый и двенадцатый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами третьего полного одноразрядного сумматора, тринадцатый, четырнадцатый и пятнадцатый информационные входы сумматора первого порядка соединены соответственно с входом переноса и первым и вторым информационными входами четвертого полного одноразрядного сумматора, выходы сумм первого и второго полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входами первого двухразрядного сумматора, третий и четвертый информационные входы которого. соединены соответственно с выходами переносов первого и второго полных одноразрядных сумматоров, выходы сумм третьего и четвертого полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входы которого соединены соответственно с выходами переносов третьего и четвертого полных одноразрядных сумматоров, первые выходыпервого и второго двухразрядных сум-маторов соединены соответственно с первым и вторым информационными входами трехразрядного сумматора,третий и четвертый информационные входы которого соединены соответственно с вторыми выходами первого и второго двухразрядных сумматоров, выходы переносов которых соединены соответственно с пятым и шестым информационными входами