Устройство для приема дискретной информации

25/ Е 14 Н ГОСУДАРСТВЕНН ПО ИЗОБРЕТЕНИ ПРИ ГКНТ СССР И КОМИТЕТ И ОТНРЫТИ с "п ыг в сЬвь.,ОБРЕТЕН ЙА И ДЕТЕЛЬСТ ОМУ АВТ(21) (22) (46) (72) Бюл. М 30рев, Г.П.Новй и М.Е.Мака14 (088.8)е свилетельсН 04 1, 3/00 иков, ренко тво СССР 1981.(54) УСТРОЙСТВО ДЛЯ ПРИЕМА Д 1 СКР 1011 ИНФОРМАЦИИ(57) Изобре передачи ди изобретения ение относится к техни кретной информации. Цеповышение помехоусто 432 3125/ 02.11.87 15.08.89 В,В.Зуба зловецк 621.394 Авторско 355, кл СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК чивости. Устроиство дл ретнойинформации соде ограничитель 8, блок 9 кой регулировки усилен 10 выделения адресного АЦП 11, блок 12 формир отсчета, о.1 орный генер ратор 14 поля Галуа, и 15 и блок 16 быстрого ния (ББП) Уолша. Цель путем обеспечения цифр принимаемого сигнала с нала обработки, состоя АРУ 9, блока АЦП 11, п 15 и ББП 16. 1 э.п. ф Яонаа аЯаааааа я приема дискржит усилительавтоматичесия (АРУ)., блоксигнала, блокования точек атор 13, генееремножитель преобразовадостигается овой обработкипомощью кащего из блока еремножителя1298 1 О 15 20 шифратор 61, дешифратор 62 итераций,Второй коммутатор 24 содержитэлемент НЕ 63, элементы И 64, 65,регистры 66, 67 памяти, ячейку 68коммутации, блок 69 инверсии.Решающее устройство 25 содержит30 регистр 70 памяти, ключи 71 и 72,регистр 73 памяти, блок 74 сравнения, юУстройство для приема дискретнойинформации работает следующим образом,З 5 На передающей стороне (фиг. 1) сообщение в виде последовательности 40 45 50 55Блок 11 АЦП содержит АЦП 26, блок27 сравнения, блок 28 разделения,.3 150Изобретение отцосится к техникепередачи дискретной информации и мо.жет использоваться при построениисинхронных и асинхронных систем передачи дискретной информации.Целью изобретения является повышение помехоустойчивости путем цифровой обработки принимаемого сигнала.На фиг. 1 изображена структурнаяэлектрическая схема устройства дляпередачи дискретной информации; нафиг. 2 - схема устройства для приемадискретной информации, на фиг. 3 -блок быстрого преобразования Уолша;ца фиг. 4 - блока аналого-цифровогопреобразования; на фиг. 5 - блок выделения адресного сигнала;на фиг.б -блок формирования точек отсчета; нафиг, 7 - генератор поля Галуа; наФиг. 8 - схема первого коммутатора;ца Фиг. 9 - Формирователь управляющих сигналов; ца фиг. 10 - схемавторого коммутатора; на Фиг. 11 - решающее устройство; ца фиг. 12 - временные диаграммы работы устройства;ца фиг. 13 - временные диаграммыработЫ блока быстрого преобразованияУолша,Устройство передачи дискретнойинформации содержит блок 1 памяти,блок 2 записи, регистры 3, 4 сдвига, блоки 5, б сумматоров по модулюдва, сумматор 7 по модулю два.Устройство для приема дискретнойинформации содержит усилитель-ограничитель 8, блок 9 автоматическойрегулировки усиления (АРУ), блок 10выделения адресного сигнала, блок 11ацалого-цифрового преобразования(АЦП)., блок 12 формирования точекотсчета, опорный генератор 13, генератор 14 поля Галуа, перемножитель15, блок 16 быстрого преобразованияУолша. Блок 16 быстрого преобразования Уолша содержит счетчик 17, блок 18 элементов ИЛИ, первый коммутатор 19, оперативные запоминающие устройства (ОЭУ) 20 и 21, Формирователь 22 управляющих сигналов, сумматор 23, второй коммутатор 24, решающее устройство 25. Блок 10 выделения адресного сигнала содержит регистр 36 сдвига, сумматоры 37 и 38 по модулю два. Блок 12 Формирования точек отсчета содержит блок 39 тактовой синхронизации, рециркулятор 40, ключ 4 1, регистр 42 сдвига, генератор 43 копии, перемножитель 44, счетчик 45 импульсов, блок 46 синхронизации послову, сумматор 47 по модулю два,дешифратор 48. усредняющий элемент49, управляющий элемент 50, блок 51фазирования, управляемый делитель52, генератор 53 сетки частот.Генератор 14 поля Галуа содержиттриггер 54, сумматор 55 по модулюдва, регистр 56 сдвига. Первый коммутатор 19 содержит 0- триггер 57. ячейки 58 коммутации.формирователь 22 управляющих сигналов содержит синхронизируемый генератор 59, делитель 60 частоты, десимволов записывается в блок 1 памяти. Затем через блок 2 записи вводит ся в первый регистр 3 сдвига с логической обратной связью через блок 5 сумматоров по модулю два, где преобразуется в информационную последовательность сигналов. Информа" ционная последовательность суммируется по модулю два с адресной в,сумматоре 7. Соответствие фаз адресной последовательности относительно информационной устанавливается путем занесения начального кода во второй регистр 4 сдвига с обратной связью через блок б в момент записи слова в первый регистр 3 сдвига.На приемной стороне (фиг. 2) из суммарной последовательности, прошедшей усилитель-ограничитель 8, с помощью блока 10 (Фиг. 5) выделяется адресная, которая одновременно служит для синхронизации приемного устройства по словам. По адреснымсцгцалам ц блоке 12 формирования точек отсчета обеспечивается формировацие импульсов разметки по словам,синхронным по отношению к одноимеццым импульсам разметки передающего устройства. При этом производится выделение импульса синхронизации дешифратором 48 (фиг, 6), который через блок 51 осуществляет грубое фазировацие по слову путем установления управляемого делителя 52 в соответствующее состояние.Для этого выборка адресного сигнала с выхода блока 10 через ключ 41 записывается в первый разряд регистра 42 циркулятора. Затем вход регистра 42 закрывается и в течение Р тактов (Р - длительность адресного сигнала), следующих с частотой Г х Г (где 1 - тактовая частота входного сигнала), осуществляется рециркуляция выборки. Поскольку длина регистра 42 равна Г - 1 разрядов, то в момент занесения следующей выборки в первый разряд предыдущая оказывается.во втором разряде. Когда регистр 42 полностью заполнится выборками адресного сигнала, первая выборка последний раз поступает на перемцожитель 44 и "исчезает", а в первый разряд заносится новая выборка,Сигнал копии формируется на выходе генератора 43. продвижение в котором осуществляется теми же тактовыми импульсами, что и в регистре 42, рециркулятора 40, Поэтому входной сигнал сжимается во времени в Р раз, а выборки "скользят" относительно сигнала копии, За период адресного сигнала происходит совпадение фаз копии и выборок адресного сигнала, Корреляционный интеграл вычисляется с помощью перемножителя 44, счетчика 45 импульсов и дешифратора 48Импульсы синхронизации с выхода дешифратора 48 поступают на вход блока 51 фазирования и обеспечивают режим установления синхронизма. Сигнал с выхода перемножителя 44 поступает также на вход сумматора 47 блока 46 синхронизации по слову, где суммируется с сигналом, формируемым на выходе управляемого делителя 52. Сигнал с выхода сумматора 47 является информацией для точного фазирования и поддержания сицхроци."ма в блоке 46. В этом случае испочьзуется вся информация, заложенная в адресном сигнале. формирование дискриминационнойхарактеристики осуществляется путемсуммирования по модулю два сигналовс выхода перемножителя 44 и управляе" 5мого делителя 52Всякое рассогласование сигнала свыхода перемцожителя 44 относительцосицфазного состояния дает преобладание того или иного знака. Этот фактиспользуется для обеспечения слеженияза фазой адресного сигнала, Еслиопорный сигнал отстает (опережает)от центра импульса, определяемогопоследним битом адресного сигнала,то осуществляется изменение частотына выходе элемента 50 путем добавления (исключения) импульсов в исходнуюпоследовательность. Усредняющий элемент 49 служит для исключения влияния на точность синхронизации всехтактовых интервалов адресного сигнала, кроме последнего. Синхронизацияпо тактам осуществляется блоком 39тактовой синхронизации по сигнала свыхода усилителя-ограничителя 8.Сигналы с выхода блока 12 служатдля продвижения опорного генератора12 и генератора 14 поля ГалуаПриэтом обеспечивается установка генераторов 13, 14 в начальное состояние(сигналами с выхода делителя 52) ипродвижение информации в регистрахгенераторов 13, 14. Импульсы тактовой синхронизации задают также интервал интегрирования в блоке 11 АЦП.Обработка сигнала осуществляетсяпутем аналого-цифрового преобразования, Входной сигнал (фиг. 120) через 4 р блок 9 АРУ поступает на вход АЦП 26блока 11 (фиг. 4), где преобразуетсяв цифровой вид (фиг, 12 о), Для определения полярности сигнала служитблок 27 сравнения. Код с выхода 4 В АЦП 26 сравнивается с пороговымчислом, соответствующим среднемузначению динамического диапазона блока 9 АРУ. В случае превышения кодомпорогового числа на выходе блока 27сравнения формируется единичный потенциал . В противном случае потенциална выходе блока 27 - нулевой. Последовательности кодов отсчетов с выходов блока 28 разделения (фиг. 126,2 )обрабатываются интегратором, выполненным по двухполярной схеме. Интег 1рирование осуществляется путем суммирования отсчетов с учетом их знака,причем интервалом интегрирования яв 1501298ляется пертоп тактовых тптпульсотт свыхода блока 12. Положительные отсчеты в виде кодов поступают цд входсумматора 29 где в первый момент5суммирутотся с нулевым кодом. Получетцдя сумма через регистр 31 записи ирегистр 33 подается на второи входсумматора 29 тт складывается (Фттг.12 ст)со значением последуощего отсчетаи т.д. Таким образом производитсясуммттрондцие положитегп цых отсчетонс ндкоплениелт. Операция суммттровдцияс тдкопл ецием отрицд тел ьцьтх от с че тон(Фиг. 12 Е) осуттестнлттетст во второмпле те интегратора (элементы 30, 32,34), Результаты суммирования положительных и отрицательных отсчетовсравциватотся в элементе 35. В результате Формируется восстацоц:тецштйнормированный сигнал ицформдциоццоипоследовательности (Фиг. 121),Последовательцость с выхо,д блокд11 умножается в перемцожителе 15 цдадресцуто последовдтельностт сицфдзно Форлтируемуст опорным генератором13 (Фиг. 2). В результате из обт.едттцецной выделяется информационная последовательность сттмволов, котораяпоступает нд вход блотса 16 быстрогопреобразования Уолтпа. В зависимостиот фазового сдвига каждого с.отта ицФормационной после.дотздтелт,ности цдвыходе блока 16 формируются козЬфттциецты преобразования, несущие ицсЬормацию о передаваемом сообщецшт.Процесс выделеня сообщеция заключается в ттрттведетттттт Г 1-пос;тедовательттости к функции Уолшд и затемпримецеции преобразования Уолша.При 40ведение обрдбдтьтттаелтой последовательности к функции Уолшд обеспечивается перестановками символов М-ттоследовательцости в соответствии с адресами, задвделтлттт генератором 1445 поля Галуа, и добавлением нулевой компоненты с адресом 000.Преобразование Уолша заключается в определении номера Функции Ъолша из упорядочеццой матрттцы Адемлрд. Номер функции однозначно определяет ицформациоццое содержание передатздемого сообщения, закодированного в Г 1-послетовдтельтстс тт,Последондтетте ость т.-го слова поступдет ца вход тсомлтутдторд 19 (фттг,3) 55 блока 16 бысгрого преобразования Уолшд, Обработка слова по алгоритму быстрого прс образования сочровождде т с я 1 о р ит р ст 3 д т и е м у 1 р д 3 л 5 ющи х с т т Г ттдлсзв в блоке 22, Импульсы тактовой тдстот Г с выхсдд бчокд 12 сЬормиронднття точек отсчетд устанавливают в ттсхсдттое состояштс генератор 59 (с 1 ятг. 9), чем обеспечивается привязка выходной ттоследовдтельнсзсти (с чдс,отой следования 8 Гг) к Фдзе сттттхроттттзируюсих сиги:псов (Г ) . С полот ю делтттеля 60, дешцфратора 61 и дешифрдторд 62 итердций форлтируютст утратт:5 тю 33 с сттттаЕы (с 33 т"1 3 д к) необходимые;пя работы блока 16 быстрого преобразования Уолша,Под воздейс тзиелт сицхронизировдцньтх (по с,пову и такту) сттгцдлов (сЬиг. 13 Б) с 33 ыходд формирователя 2 через тртГГсзр 5 / (ФИГ, 8) с 3 су 31 сГ 3335 - ется (с ттомощьсд; . Ск 8 ком.тутдпттт) ссЕютсзтте в,ход: всь1 А 11 тт 333 стрлтацттоцттс 1 му вх; сЗУ О тт пс 3 - символьная здт, тс. т Фттт, 136) с.лсптдв сооттзетстшс; ддресо.т, зд, Индемым (стттхроцттьттт)г ердором 14 ногтя Галуа. При посупзтеттттт +1 сзстовст за - пись осуществляется в ОЗУ 21. В это :тсе вре.тя осущесттляется обработка 1-.го слова. Например, при длительности кодового слова 511 элементарных с.лтвоттов осуцестляется девять итердсптй обработки. На первой итерани ттз ОЗУ О считывается симво;т (Фиг.13 Д), зписанный в ячейку с адресом ООО, Адрес задается счетчиком 17.Это тстсзто гто сигналу записи с выхода элемецта 64 И (сЬиг. 10) поступает в регистр бб памяти коммутатора 4. Затем считывается содертдтлтое ячейки с адресом 256. Этот адрес Формируетс я спедулилт образом. Счетчик 17 формирует число 000, которое суммируется в блоке 18 с числом 256 (с выхода блока 22), представленным в двоичном коде. Далее по сигналу записи через элемент 65 И обеспечивается дцдлогичцая операция перевода содержимогоячейки ОЗУ 20 с адресом 256 в регистрб. При этом сигнал разрешения записи в регистр 67 инвертируется в элементе НЕ 63. В сумматоре 23 осуяествляется операция суммирования чисел, находящихся в регистрах 66 и 67. При этом блок 69 инверсии пропускает число с выхода регистра 67 на вход сумматора 23 без излтеения. Это обес"печивдется подачей нулевого кода сх Х 5 о - Х 5 н 1511 х цХоо Хвое Увод х хХооо Хоо Уоо 1 выхода депшоратора 62 итераций навход блока 69,Сумма чисел заносится в ячейкуООО ОЗУ 20, затем над числами регистров 66, 67 производится операциявычитания, Вычитаемое число Х свыхода регистра 67 инвертируется вблоке 69 по модулю "1". Эта операцияпредставляется в виде 1 - Х (13адрес числа) и реализуется в блоке69 с помощью с умма тора, эл еме нт аИЛИ и блока элементов ИСКЛЮЧАЮЩЕЕИЛИ. Число 1 в инверсном коде поступает на сумматор блока 69 с выходадешифратора 62 итераций, а число Хс выхода регистра 67, Разность чисел,где Х - результат обработки.На второй итерации производятся аналогичные действия над символами Х , записанными в ОЗУ 20. При этом дешифратор 62 итераций блока 22 задает режим управления второй итерации, т.е. к адресам, формируемым где Х - результат операций на второйитерации.На К-й итерации алгоритм управления определяется следующим образом: адреса счетчика 17 суммируются в блоке 18 с числом АХ = 256/2", установка счетчика 17 производится чеОдновременно с обработкой на девятой итерации решающее устройство 25 декодирует информацию (по методу максимального правдоподобия), т.е. находит максимальный коэффициент 9810записанных в регистры 66, 67 с помощью ячейки 68 коммута 1 Вш, заносится в ОЗУ 20 по адресу 256. На следующем такте обработки (фиг. 13 а) на выходе счетчика 17 формируется адрес 001. Далее повторяются описанные операции и т.д. При появлении числа 5 11 (в двоичном коде) на выходе блока 18 производится установка счетчика 17 в это состояние. Установка осуществляется по сигналу дешифратора 62 итераций (фиг. 13 ц) .Алгоритм обработки на первой итерации записывается в следующем виде: 25 счетчиком 17 прибавляется число128. Символы Х инвертируются в блоке 69 по модулю два (операция 2-Х)2 а установка счетчика 17 производится в два раза чаще.30 Процесс обработки на второй итерации записывается в виде: рез В= 512/2 "тактов обработки, инверсия вычитаемого числа в блоке 69 осуществляется по модулю 2 "икобеспечивается операцией 2"- ХНа последней, девятой, итерации 4 В результаты БПУ (У) определяются следующим образом1 бб преобразования У,и его адрес, определяющий прийятый информационный символ. Коэффициенты преобразования У последовательно поступают на вход блока 74 сравнения (фиг.11)15 По окончании обработки 1-го слова с помощью коммутатора 19 ОЗУ 20 подключается к выхдам блока 11 и производится запись 1+2 слова, а .ь+1 слово, записанное в ОЗУ 21, обрдбатывается по указанному алгоритму20 Формула изобретения 25 1, Устройство для приема дискретной информации, содержащее последовательно соединенные усилитель-ограничитель и блок выделения адресного сигнала, а также блок формирования точек отсчета, причем вход усилителя-огрдцичителя является входом устройства, о т л и ч а ю щ е е с я тем, что, с целью понышеция помехоустойчивости путем цифровой обработки принимаемого сигнала, введены последовательно соединенные блок авто 30 35 матцческой регулировки усиления,блок аналого-цифрового преобрдзовация, перемножитель и блок быстрогопреобразования Уолша, генератор поляГалуа и опорный генератор, выход которого подключен к второму входу перемножителя, первый вход блока автоматической регулировки усиления соединен с входом усильтеля-ограничителя, выход которого подключен кпервому входу блока формированияточек отсчета, выход блока выделенияадресного сигнала соединен с вторымвходом блока формирования точек отсчета, выход которого подключен квторому входу блока ацалого-цифрово 40 45 50 11 15012 и на вход регистра 70. В это же время в регистр 73 записывается соответствующий дпрес 1. Запись У и адреса 3 фиг, 13) в регистры 70, 735 производится в том случае, еслипо сигналам с выхода клю - чеи 71, 72. Разрешение записи определяется блоком 74 сравнения.Таким образом, в конце обработки в регистре 70 содержится У 1 макс д н регистре 73 соответствующий адрес, определяющий принятый информационный символ. 98 12го преобразовдция, к входу опорного генератора и к второму нходу блока быстрого преобразования Уолша, выход блока аналого-цифрового преобразования соединен с вторым входом блока автоматической регулировки усиления, а выход генератора поля Галуа подключен к третьему входу блока быстрого преобразования Уолша, выход которого является выходом устройства.2. Устройство по п, 1, о т л и ч а ю щ е е с я тем, что блок быстрого преобразования Уолша содержит последовательно соединенные счетчик, блок элементов ИЛИ и первый коммутатор, последовательно соединенные формирователь управляющих сигналов, сумматор и второй коммутатор, а также первое и второе оперативные запоминающие устройства и решающее устройство, выход которого является выходом блока быстрого преобразования Уолша, первый вход формирователя управляющих сигналов и второй и третий входы первого коммутатора являются соответственно нторым, третьим и первым входами блока быстрого преобразонания Уолша, первый и второй выходы первого коммутатора соединены с входами первого и второго операгивцых запоминающих устройств, входыныходы первого коммутатора подключены к входам-выходам первого и второго оперативных запоминающих устройств и второго коммутатора и к первому входу решающего устройства, выход блока элементов ИЛИ соединен с первым входом счетчика, с вторым входом решающего устройства и с вторым входом формирователя управляющих сигналов, второй выход которого подключен к третьему входу решающего устройства, третий выход - к второму входу второго коммутатора, четвертый выход - к второму входу счетчика и пятый выход - к второму входу блока элементов ИЛИ, третий выход первого коммутатора соединен с третьим входом формирователя управляющих сигналов, а второй выход второго коммутатора подключен к второму входу сумматора.