Устройство поиска псевдослучайного сигнала по задержке

ОП ИСАНИВИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(61) Дополнительное к авт. свид 0068/2 2) Заявлено 30,06.75 (21 М, Кл, 606 Г 15/36 присоединением явки М осудврственкый комитетСовета Мииистрав СССР оо делам изобретекий(ОЯБ.Я) 5.02 открыт ования описания 26.04.77(72) Авторы изобрете О. Яковлев и В. Н. Номокоь В. С. Толс кий ордена Ленина э;.ектротехничеим, В. И. Ульянова (Ленина) и институт инг опель 54) УСТРОЙСТВО ПОИСКА ПСЕВДОСЛУЧАЙНОГО СИГНАЛАПО ЗАДЕРЖКЕ Э И построены и работают по ительной оценки фазы и ение относится к ц бработки сложных с использовано в связ аналог фровым устгналов и мо у предва твом я енки ф роиствам жет быть ляется повышенная достовердион остои зы за счет исправлениязи, что обеспечиваетСС. Ошибки исправляю г ошикоонных сист х является ом (ПСС),мах, модулирующи и с л Ы бок в оичным псевдослуча але св оиск П кото игн ым также под назизвес овате ренн ыи помощь ьн ости анием ко Ф -послед альной дли акси Задмента ПСС в таких сис нару мени емах10 то аНедостаток обоих аналогов состоит в том что для поддержания высокой достоверности оценки фазы при больших вероятностях искажения сигнала необходимо увеличение кратности исправляемых ошибок, а рамках прототипа это возможно только за счет увеличения числа используемых проверок, т, е. существенного увеличения объема аппаратуры - длины регистра, числа сумматоров и сложности мажоритарного элемента, Поэтому при естественных огранияениях обьема аппаратурных затрат достижимая достоверность оценки фазы оказывается недостаточной для эффективной работы в условиях сильных помех. пределени ого ПСС,во первого регистра, подключ ключатель к входу второго нного через перерегистра, раз ерез соответствуюядные выходы регис ва соединены с щие сумматоры по модулю входами мажоритарного элемента, подтель к другом 131 длЯо задержк ключенного через переключвходу коррелятора. Известно устройство-прототипоиска псевдослучайного сигнала в условиях по х с дится к о ю временной задержки принимаем ч соответствует определению фазы ПСС и ф зированию местного генератора ПСС.Известны устройства для поиска ПСС по задержке 1, 21, содержащие коррелятор соединенный одним из входов с входом устройства, а выходом подключенный к порогов схеме, ограничитель, связанный с входом сумматоров и межоритарного э50 содержащее элемент ИЛИ-НЕ, соединенный с входом счетчика, и последовательно соединенные коррелятор и пороговый блок, Вход коррелятора связан с входом ограничителя и является входом устройства, выход ограничителя - с входом первого регистра, разрядные выходы этого регистра - с первой группой входов блока сумматоров, вторая группа входов которого подключена к разрядным выходам второго регистра, входом 10 соединенного с первым выходом блока переключения,вторэй выход блока переключения - к управляющему вхэду кэррелятора. Первый вход блока переключения соединен с выходом первого регистра, второй - с соот ветствующим выходом блока сумматоров, а управляющий вход - с выходом счетчика.Однако такое устройство не обеспечивает достаточно высокого быстродействия.Цель изобретения - сокращение времени поиска ПСС по задержке, т. е. повышение быстродействия.Зто достигается тем, что устройство содержит первый и второй пороговые цифровые элементы и логический блок, Первый и вто рой входы логического блока соединены с выходами соответственно первого и второго цифровых пороговых элементов, входы которых подключены к соответствующим выходам блока сумматоров, выход первого регистра - с третьим входом логического блока, выход которого подключен к третьему входу блока переключения, а первый и второй входы элемента ИЛИ-НЕ - соэтветственно с выходами первого и второго цифровых пороговых элементовСущность изобретения состоит в обеспечении автоматической остановки процесса исправления ошибок по достижении наиболее достоверной оценки фазы.40Блок-схема устройства показана на чертеже.Устройство содержит коррелятор 1, порого. вый блок 2, ограничитель 3, регистры сдвига 4 и 5, цифровые пороговые элементы 6 45 и 7, блок сумматоров 8 по модулю два, логический блок 9 выбора сигнала записи, блок переключения 10 - сдвоенный переключатель, двухвходовой элемент ИЛИ-НЕ 11 и счетчик 12.Входная шина устройства соединена с одним из входов коррелятора 1, выходом подключенного к входу порогового блока 2,выход которого является выходом всего устройства. Вход регистра 4 через ограничитель 3 подключен к входной шине устройства, выход регистра 4 через блок переключения 10 - к входу регистра 5, выходы регистров 4 и 5 - к входам блока сумматора 8 по модулю два, выходы которых соединены с 1 входами порогового цифровогоэлемента б. Параллельно упомянутым к входам порогового элемента б подсоединенывходы дополнительного порогового элемента7 с инверторами на входах, Выходы цифровыхпороговых элементов б и 7 и выход регистра 4 через логический блок 9 выработкисигнала записи и блок переключения 10 подключены к входу регистра 5. Параллельновходам цифровых пороговых элементов 6 и7 включены входы элемента ИЛИ-НЕ 11,выход которого подключен к шине сбросасчетчика 12, входом связанного с тактовойшиной, а выходом - с шиной управления блока переключения 10. Выход сумматора помодулю два из блока сумматоров 8, подключенного к разрядным выходам регистра 5соединен через блок 10 с вторым входомкоррелятора 1,Устройство работает следующим образом.В исходном состоянии положение блокапереключателя 10 соответствует тому, чтоподвижные контакты переключателя находятся в положении 0 и видеосигнал с выходаограничителя 3 поступает в регистры 4 и 5.После заполнения всех ячеек регистров 4 и5 блок переключения устанавливается в положение 5 , при этом. на вход регистра 4продолжают поступать сигналы с выхода ограничителя 3 . На выходах блока сумматоров пэ модулю два вырабатываются сигналы,соответствующие значению разряда 01 реогистра 4, проходящие на входы цифровыхпороговых элементов 6 и 7, пороги которыходинаковы и превышают порог мажооитарного элемента6 -2На выходе порогового элемента 6 появляется сигнал только при условии, если число единичных входных сигналов больше илиравно 1, а на выходе цифрового пороговогоэлемента 7 образуется сигнал, если числонулевых входных сигналов больше или равно(так как входы порогового цифровогоэлемента 7 инвертированы). Таким образом,назначение цифровых пороговых элементовб и 7 состоит в выработке только наиболеедостоверных элементарных символов СС, Всвязи с тем, что при большой вероятностиискажения символов факт превышения порогав цифровых пороговых элементах б и 7 имеетместо не в каждом такте, то на вход регистра 5 кроме достоверных значений символов поступает часть символов с выходарегистра 4. Запись соответствующих символовс цифровых пороговых элементов б и 7 илис выхода регистра 4 провэдится с помощьюлогического блока 9 выбора сигнала записи.Логический блок 9 вырабатывает сигналы,соответствующие значениям символа О , кО 547773торые записываются в регистр 5 в режиме исправления ошибок о . Если порог превышен, в элементе 6, то наиболее вероятным значением символа О является "1", если же порог превышен в элементе 7, то наиболее вероятное значение - "Оф. Когда нет превышения порога ни в одном цифровом пороговом элементе 6 и 7, то невозможно с повышенной достоверностью судить о значении О, и в регистр 5 переписывается зна чение О. из последней ячейки регистра 4,оЕсли ввести обозначения: У - сигнал с выхода логического блока 9, к - сигнал с выхода элемента 6, У - сигнал с выхода элемента 7, 2 - сигнал с выхода регистра 4, то функционирование логического блока 9 может быть задано логической функцией Это означает, что при превышении порога 29 в элементе 6 ( Х 1), логический блок вырабатывает сигнал "1", когда же порог превышен в элементе 7 ( У=1), то вырабатывается сигнал "Оф; в противном случае, если порог не превышен ни в элементе 6, ни в 25 элементе 7, то вырабатывается сигнал, равный выходному сигналу регистра 4.Таким образом, требуется для построения логического блока эдин инвертор, двухвходовой элемент И и двухвходовой элемент ИЛИ. 30 Выходные сигналы логического блока 9 через блок 10 записываются в регистр 5 до тех пор, пока в д где и - длина регистра ПСС) соседних тактах не окажутся сигналы, полученные с помощью пороговых цифровых эпе- З 5 ментов 6 и 7, т. е. момент записи в регистр 5 достоверных символов ПСС фиксируется с помощью счетчика 12 с коэффициентом пересчета, равным и , на вход кэтэрогэ поступают тактэвые импульсы, а на шину сбрэ са - сигнал с выхода элемента ИЛИ-НЕ 11, вырабатывающего сигнал сброса счетчика 12 с "0" в случае, если на выходах эпемен тов 6 и 7 сигналы не появляются.При превышении порогов элементов 6 и 7 в й тактах подряд, т. е. при получении подряд достоверных значений символов ПСС, счетчик 12 переполняется и на его выходе появляется сигнал, переводящий блок переключения 10 в положение э, при котором регистр 5 вместе с цепью обратной связи, замыкающейся через соответствующий сумматор 8 и блок переключения 10, переходит в режим генератора ПСС. При этом выходной сигнал генератора ПСС через блок 10 поступает на вход коррелятора 1 для подтверждения правильности предварительной оценки фазы.формула изобретенияУстройство поиска псевдэспучайного сигнала по задержке, содержащее элемент ИЛИНЕ, сэединенный с входом счетчика, и последовательно соединенные коррелятор и пороговый блок, вход коррелятора соединен с входом ограничителя и является входом устройства, выход эграничителя подключен к входу первого регистра, разрядные выходы которого соединены с первэй группой входов блэка сумматоров, вторая группа входов которого подключена к разрядным выходам второго регистра, вход которого соединен с первым выходом блока переключения, втэрэй выход которого подключен к управляющему вхэду коррелятора, первый вход блока переключения соединен с выходэм первого регистра, второй - с соответствующим выходом блока сумматоров, а управляющий вход - с выходом счетчика, от лича ющ е ес я тем, что, с целью повышения быстродействия, устройство содержит первый и вторэй порэгэвые цифровые элементы и логический блок, первый и второй входы которого с о един ены с выходами со ответственн о первого и второго цифровых пороговых элементов, входы которых подключены к соответствующим выходам блока сумматоров, выход первого регистра соединен с третьим входом логического блока, выход которого подключен к третьему входу блока переключения, первый и второй входы элемента ИЛИНЕ соединены соответственно с выходами первого и второго цифровых пороговых элементов.Источники информации, принятые во внимание при экспертизе:1. Авторское свидетепьствс СССР %447718, кл. бг 06 У 15/36, 1973,2. Авторское свидетельствэ СССР %492883,кл. б 06 Р 15/36, 1974,3. Автэрскэе свидетельство СССР %500528, кп. б 06 Е 15/36, 1974.Составитель А. ЖовинскийРедактор А. Осочников Техред М. Ликович Корректор С. БолдижарЗаказ 877/1 01 Тираж 818 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раусшкая наб., д. 4/5 филиал ППП "Патентф, г, Ужгород, ул, Проектная, 4