Устройство для приема сигналов, закодированных с избыточностью
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1501297
Авторы: Баранов, Давыдов, Товарницкий
Текст
СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) 1 И) 1) 4 Яг;", ца ИОАН ТЕНИ К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ Мф 30Б.Лавыд.8)етельство СССРС 19/28) 1985.ПРИЕМА СИГНАЛОВ,БЫТОЧНОСТЬИ электроышение налазадерж тектор правл и- Со локинтег 3 лоро ит ель ГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГННТ СССР(57) Изобретение относится к связи. Цель изобретения - пов помехоустойчивости при .измене коэффициента передачи (КП) ка связи. Устр-во содержит блок ки 1, решающие блоки 2 и 3, д 4 качества, формирователь (Ф) потетических сигналов, блок у ния 6, блоки 7 и 10 ключей, б свертки 8, блок сравнения 9, ратор 11, блок памяти 12, Ф 1 гОвых уровней, управляемый де 214 нап)лужения, блок выборки и хранения 15, блок вычитания 16, пороговый блок. 17, регистр 18, Ф 19 сигнала и управляемый делитель 20 частоты, На вход устр-ва поступают искаженные помехами двоичные сигналы, уровень которых в зависимости от КП каналасвязи изменяется. Если КП изменится,то отличие результатов сверток будетвыше установленного порога и на регистр 18 поступит сигнал логическойпеременной "1", сдвиг в котором производит блок управления 6. На основании числа "1", записанных в регистре18, Ф 19 определяет коэффициент деления для делителей 14 и 20. В результате, с учетом изменения КП,каждый раз Ф 13 формирует пороговыесигналы для детектора 4, которыйпринимает решение о надежности прнятия решения решающим блоком 2 пкаждому эл-ту избыточного кодовогослова. 1 ил.Изобретение относится к техникеэлектросвязи и может использоватьсядля помехоустойчивого приема дискретных сигналов.Цель изобретения - повышение помехоустойчивости при изменении коэффициента передачи канала связи.На чертеже представлена структурная электрическая схема предложенногоустройства.Устройство для приема сигналов,закодированных с избыточностью содержит блок 1 задержки, первый и второйрешающие блоки 2, 3, детектор 4 качества, формирователь 5 гипотетических сигналов, блок 6 управления,первый блок 7 ключей, блок 8 1 сверткиблок 9 сравнения, второй блок 10ключей, интегратор 11, блок 12 памяти, Формирователь 13 пороговых уровней, управляемый делитель 14 напряжения, блок 15 выборки и хранения,блок 16 вычитания, пороговый блок 17,регистр 18, формирователь 19 сигнала, управляемьй делитель 20 частоты,Устройство работает следующимобразом.Нл вход устройства поступают искаженные помехами двоичные сигналы, уровень которых в зависимости от коэффициента передачи канала связи изменяется, Первый решающий блок 2 принимает решение по каждому элементу с задержкой ца один такт рабочей частоты дискретного канала связии ошибается тем чаще, тем интецсивней помехи в канале связи или чем меньше его кОэффициент передачи. Одновременно с работой гервого решающего блока 2 детектор 4 качества принимает решение о надежности принятия р .шение первым решающим блоком 2 по кащому элементу избыточногокодового словаВ начальный ломецт времени блок 6 управления по принятой двоичной последовательности специальной конфигурации с выхода первого решающего блока 2 и сигналам детектора качества определяет границы кодовых слон (цикл), что соответствует появлению на его выходах сигналов, определяющих начало и конец обрабатываемых слов вторым решающим,блоком 3, Форллирователем 5 гипотетических сигналов, первым блоком 7 ключей и блс- ком 8 свертки, При недостаточной на 510 декцости принимаемого элемента пер -вым решлющим блоком 2 детектор качества выдает сигнал В на входФормирователя 5 гипотетических сигналов который Фопмирует в видестрок матрицы гипотетические последовательности следующим образом, если синхронно с поступлением решенияоб элементе ("1" или 0") сигналс детектора 4 качества не поступает,то в столбце матрицы памяти Формирователя 5 гипотетических сигналов 15 20 25 30 35 40 45 50 55 записывается решение, принятое первым решающим блоком 2, Если же сигналпоступил, элемент, поступающий с первого решающего блока 2; во внимание не принимается, и в столбце матрицы записывается разное количество "О" и "1", в верхней половице строк матрицы "О" в ццжней половине 11 , При поступлении следующего сигнала " нл длине этого же кодового слова в очередном столбце матрицы заполцяются в каждой из половинок строк разбитой пополам в верхней части строк О . а в нижней " 1" и так каждый рлз с приходом очередного сигнала "О" на длительности кодового слова до разрешенного числа стираний К , связанного с минимальным кодов м расстоянием с ;, соотношением К в = й , - 1, определяющего разрез матрицы гипотетических последовательностей размера и х 2 , с поко мощью модуляторов несущего колебания формирователь 5 приводит сформированные последовательности к виду канальных сигналов - 8 , имеющих место по входу устройства.Получецн е таким образом гипотезтические сигналы Б,(Т) с выхода Фор 1мирователя 5 гипотетических сигналов одцовремеццо с выходами сигналов У = (г) 8 + п(1) блока 1 задержки выступает ца блок 8 свертки, где осуществляется их сверткав целом" цл дпине кодовой комбинации. Результаты сверток поступают в блок 9 сравнения, где входу с максимальным результатом свертки на выходе в соответствие ставится выход ной сигнал "1" (а все остальные 0), разрешающий считывание с соответствующей строки матрицы формирователя 5 последовательности во второй решающий блок 3.Выход детектора 4 качества соединен также с выходом блока 6 управ1501297 пения, кс тс)рый попс гцтывдет числосцгцдгс)н "с)" цд;истс льцоти каждогослова. Если их. кс):ичество це превышает коррс)ктсрч)сщую слогбцссть используемого для передачи гообпенийкода, то блок б открывает г второгосвоего выходя первый ключ первогоблока 7 ключей, блокируя остальныеключи, и элементы первой строки матрицы памяти поступают во второй решающий блок 3, работающий н режимеигправления ошибок, В противном случде сигналом "1" с блока 9 сравценующей строки матрицы памяти, кроме то с, этц же сигналом открывается - , от ключ второго блока 1 О клнчей, нд другой вход которого поступает сигнал, соответствующий максимальному результату сверток на длине 3-го кодового словаэ=С(Г + с ( п(п) Б (и) д 1,огде к, = 1 Б; (и) Бсп) дп.оСигналы максимальных результатов свертки с выхода второго блока 10 ключей поступают цд вход интегратора 11, где цакдплинаюгся нд длительности 1 кодовых слов, равной интервалу локальцой стдциоцарцости канала связи, нд которой коэффициент Ь(с) остается цеизмеццьл 1. Этот интервал определяется следующим образом. результат сверток гипотетического и канального сигналов с выхода блока 8 сверток через второй блок 10 ключей поступает одновременно на один из входон блока 16 вычитания и вход блока 15 ныборк) и хранения, где хранится до поступления следующего результата сгертки гипотетического и каналнсго сигналов. По сигналу с выхода блока 5 управления результат свертки двух сигнал)н, записанный в блоке 15 ныборки ц хрдцения, подается нд нторой вход блока 16 вычитания а н блок 15 заносится результат свертки гипотегичегкого и канального сигндлон следующей кодоной комбинации. Таким образом ца входы блока 1 б вьнгитдция поддюгся значения свер 45 ,1, г нСэ) Т - п)та- Еп)+пСп)с -1й сп)а 1) с ток, хдрактеризуюн,ие очгредцую ипредыдущую кс)поныс комбинации. Сигцал разности сверток цоддется нд входпорогового блока 17. где сравниваетс,; г заранее н)с т ц. еццым порогом.Есл; коэффициент цс сепд ьц канала свя-,ция считываются элементы соотнетстзи изменился, то отличие результдтонсверток будет ньпне установленного порога и на вход регистра 18 поступит 5сигцдч н виде логичегкой переменной"1", если це и мецился или изменилсянезначительно, тоО". Сдвиг регистра 18 происходит по сигналу с выходаблока 6 управления. На основании 10 числа 1, записанного н регистре18, формирователь 19 сигндла определяет коэффициент деления, которыйподается на управляющие входы управляемого делитгля 20 частоты и управ ляемого делителя 14 напряжения. Еслиизменения О(1) часты при приемеразличных кодовых комбинаций, то икоэфФициент деления н управляемомделителе 20 частоты больше. Следона тельно, и управляющий сигнал с еговыхода, характеризующий длительностьинтервала локальной стационарностиканала связи, будет поступать навход интегратора 11 и блока 12 пдмя ти чаще. Сигналы максимальных результатов свертки, накопленные в интеграторе 11, по управляющему сигналус выхода управляемого делителя 20 записываются н блок 12 памяти, причем 30 записывается не весь результат, аего среднее значение на длительности одного кодового слова. Делениепроисходит в управляемом делителе14 напряжения, на управляющий входкоторого поступает сигнал с выхода 35формирователя 19, который характеризует интервал локальной стационарности канала связи, т.е. число кодовых комбинаций, на у)лине которых 40 с(с) практически це заменяется. Среднее значение резульгатов свертокхранится н блоке 12 памяти в течениепоследующего интервала накопления нниде 50Сигнал с ньсходд последнего элемента блока 12 поступает ца вход формирователя 13 пороговых уровней, который кажлый раз Фарлцсрует пороговьесигналы детектору качества с учетомизменения коэ 1 с 1 сс)сента переддчи канала г.нязц по эцергет)ске накопления,7)сЕс. Интервал цдколоция интегратора11 и интервал хранес блока 12 па1501297 1 О 15 20 25 Формула изобретения 30 35 40 Составитель А. МоскевичРедактор О.Спесивых Техред Л,Олийнык Корректор М.Шароши Заказ 4893/57 Тираж 626 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Произволтвенно-издательский ксмбинат "Патент", г.ужгород, ул. Гагарина, 10 мяти задается сигналом переполнения управляемого делителя 14 напряжения, появляющегося после обработки каждого 1-го кодового слова,В случае появления на длине кодового слова числа стираний более чем В на дополнительном входе блока 6 управления появляется сигнал Запрос" для канала обратной связи. Устройство для приема сигналов, закодированных с избыточностью, содержащее интегратор, блок задержки, последовательно соединенные первый решающий блок, блок управления, к второму входу которого подключен выход детектора качества, первый блок ключей и второй решающий блок, второй вход которого соединен с вторым выходом блока управления, с управляющим входом формирователя гипотетических сИгналов, к первому сигнальному входу которого подключен первый выход первого решающего блока, и с управляющим входом блока свертки, к одним входам которого подключены одни выходы формирователя гипотетических сигналов, второй сигнальный вход и другие выходы которого соединены соответственно с выходом детектора качества, к первому входу которого подключен второй выход первого решающего блока, и с одними сигнальными входами первого блока ключей, другие сигнальные входы которого соединены с сигнальными входами второто блока ключей и с выходами блока сравнения, входы которого соединены с выходами блока свертки,к другому входу которого подключенвыход блока задержки, и с управляющими входами второго блока ключей, выход которого подключен к сигнальному входу интегратора, и последовательно соединенные блок памяти иформирователь пороговых уровней, выходы которого подключены к пороговымвходам детектора качества, второйвход которого соединен с входом первого решающего блока, который является входом устройства, и с входомблока задержки, о т л и ч а ю щ е ес я тем, что, с целью повышения помехоустойчивости при изменении коэффициента передачи канала связи,введены последовательно соединенныеформирователь сигнала и управляемыйделитель частоты, выход которогоподключен к управляющим входам блокапамяти и интегратора, управляемыйделитель напряжения и последовательносоединенные блок выборки и хранения,блок вычитания, пороговый блок ирегистр, управляющий вход и выходы которого соединены соответственно свторым выходом блока управления, который подключен к управляющему входублока выборки и хранения, и с входами формирователя сигнала, выход которого подключен к управляющему входу управляемого делителя напряжения,сигнальный вход и выход которогосоединены соответственно с выходоминтегратора и с сигнальным входомблока памяти, при этом выход второгоблока ключей соединен с сигнальнымвходом блока выборки и хранения ис вторым входом блока вычитания, авторой выход блока управления подключен к управляющему входу управляемого делителя частоты,
СмотретьЗаявка
4326829, 10.11.1987
ХАРЬКОВСКОЕ ВЫСШЕЕ ВОЕННОЕ КОМАНДНО-ИНЖЕНЕРНОЕ УЧИЛИЩЕ РАКЕТНЫХ ВОЙСК ИМ. МАРШАЛА СОВЕТСКОГО СОЮЗА КРЫЛОВА Н. И
БАРАНОВ ВЛАДИМИР ВАСИЛЬЕВИЧ, ДАВЫДОВ ИГОРЬ БОРИСОВИЧ, ТОВАРНИЦКИЙ АНАТОЛИЙ ВЛАДИМИРОВИЧ
МПК / Метки
МПК: H04L 17/16
Метки: закодированных, избыточностью, приема, сигналов
Опубликовано: 15.08.1989
Код ссылки
<a href="https://patents.su/4-1501297-ustrojjstvo-dlya-priema-signalov-zakodirovannykh-s-izbytochnostyu.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для приема сигналов, закодированных с избыточностью</a>
Предыдущий патент: Устройство для приема дискретной информации
Следующий патент: Устройство для приема дискретной информации
Случайный патент: 153016