Система обработки нечеткой информации

(56) Головкинчислительные с 4-24 46В.Б Бюл. 11ксенко,и М.С.88. 8)Б,А. П иноградов,ов ри ые выка,стемь ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ 1980, с. 313.Майоров С.А., Новиков Г,И, Принципы организации цифровых машин, Л.: Машиностроение, 1974, с. 338.Борисов А.Н., Алексеев А.В. и др. Модели принятия решения на основе лингвистической переменной. Рига, Знание, 1982, с.256;(54) СИСТЕМА ОБРАБОТКИ НЕЧЕТКОЙ ИНФОРМАЦИИ(57) Изобретение относится к вычисли тельной технике и может быть использовано при создании устройств обработки нечеткой информации в системах искусственного интеллекта при создании устройств параллельной обработки потоков данных. Целью изобретения является повышение быстродействия при обработке нечетких операндов. Система обработки нечеткой информации содержит регистр команд, дешифратор, блок . микропрограммного управления, регистр признаков, счетчик адреса команд, ОЗУ, АЛУ коммутаторы, регистры, шинные формирователи операндов, группу элементов И, коммутатор адреса, блок управления коммутатора, блок управления шинными формирователями операндов, токовые ключи, блок управления переносом. Новым в устройстве является воэможность не только параллельной обработки множества операндов, но и последовательной обработки, причем с динамическим изменением разрядности и количества потоков данных. 2 з.п. ф-лы, 6 ил.Ьаей1444803 Алгоритм работы системы для обработки нечеткой информации в общемвиде представляет собой следующее.5 Система предназначена для выполнения логических и арифметическихкоманд над одиночными четкими числами и параллельно над множествами четких чисел и нечеткими числами. Под 10 нечетким числом понимается множество А =ре(х), х 1, где рд .хе 0,3 Дотображение множества в единичныйотрезок 0,1 и называется Функцией принадлежности нечеткого множест;15 ва А. Значение функции принадлежности 1 Ъ (Х) для элемента х б Х назыи Аавается степенью принадежности, Интерпретация степени принадлежности является субъективной мерой того, на сколько элемент х 6 Х соответствуетпонятию, смысл которого формализуется нечетким множеством АВ качестве примера рассмотрим нечеткое множество А, соответствующее, 25 в рамках конкретной задачи, нечеткоеюму числу 2:Аа =О, 05/1, 7; 0,5/ 1, 8; 0,8/1,9; 1/20;0,8/2,1, 0,5/2,2; 0,05/2,3 . Логические операции над нечеткими операн дами определяются как А х В = С,где А:р., а;1в:е, ь,135АС = тпах(р р.),а; Ч Ь (1) первый нечеткийоперанд, второй нечеткий операнд ,нечеткое множество - результат логической операцииобъединения (Ч) 40 С = шип ( 4; еп) э а,л Ь нечеткое множество - результат логической операции пересечения (А) Блок 3 микропрограммного управления (фиг, 4) содержит коммутатор 33 адреса микрокоманды, счетчик 34 адреса микрокоманд, блок памяти 35,регистр 36 микрокоманд, коммутатор 37, триггер 38, генератор 39, пять элементов И 40-44,два элемента НЕ 45,46,Блок 13 управления коммутаторами55 (Фиг. 6) содержит три дешифратора 47- 49, три элемента НЕ 50-52, три элемента И 53-55группу элементов ИЛИ 56 и элемент ИЛИ 57. Изобретение относится к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации в системах искусственного интеллекта, присоздании устройств параллельной обработки потоков данных.Целью изобретения является повышение быстродействия при обработкенечетких операндов.На фиг. 1 представлена структурная схема системы для обработки нечеткой информации;, Яа фиг. 2-4 - структурные схемы блоков управления шинными формирователями операндов, управления переносоммикропрограммногоуправления соответственно; на фиг.5 временная диаграмма работы блока микропрограммного управления; на Фиг. 6 -структурная схема блока управлениякоммутаторами.Система обработки нечеткой инфор -мации (фиг. 1) содержит регистр 1команд, дешифратор 2, блок 3 микропрограммного управления, регистр 4признаков, счетчик 5 адреса команд,оперативно-запоминающее устройство(ОЗУ) 6 и и арифметико-логическихустройств (АЛУ) 7, и коммутаторов8, п регистров 9, 2 п шинных формирователей операндов 1 О, группу изиэлементов И 1, коммутатор 12 адреса, блок 13 управления коммутаторами, блок 14 управления шинными Формирователями операндов, три токовыхключа 15-1 и блок 18 управления переносомБлок 14 управления шинными формирователями (фиг. 2) содержит три дешифратора 1 9-211 группу из п элементов ИЛИ 22, три элемента И 23-25 . итри элемента НЕ 26-28,Блок 18 управления переносом(фиг 3) содержит два элемента И29-30 и два элемента НЕ 31, 32. Рассмотрим выполнение логическойоперации объединения. Пусть задан нечеткий операнд А = (а,р , а,ц) и нечеткий операнд В = (Ь,Ънр), тогда в соответствии с фоРмУлой (1) и предполагая,что операнды заданы на всей области определения, т.е. а, = Ь,и а = Ь (если это не так, то один из операндов можно доопределить значениями с Функцией, принадлежности, равной нулю), запишем:Таким образом, логическая функция объединения нечетких операндов представляет собой поэлементный шах функЬ цией принадлежности на всей облаСти определения нечетких операндов.Арифметические операции под нечеткими числами определяются как10 с = 1 щахтпр р), а; х ьД 2) шт.п(р" т )а, + Ь,; шт.п(р р )а, + Ь, шп(р, рА )а, + Ь,ппп(рт т )а + Ъ, штп(ю, р)а + Ь , ппп(и/ц, )а + Ь, (3) ш(т, О а + Ь , штп(т 11 )а, + Ьш 1 п(т 4, т Ь А = а - а = а -а ==а -а = Ь -Ъ = Ъ - Ь = Ь -Ь (4)3 2П-1йЪ -а + Ь =(а,+6) + Ь,= а,. +(Ь, +Ь) = а, + Ь,а + Ь, = а, + Ь = а, + Ь,а +Ь, =.а +Ь=ат+Ьз=а,+Ь. Фотносящиеся к одной и той же области определения, т.е.40 шип(р,р) шт.п(тр ) шип(, 1 т ) ш (Лл,Э ппп(р О,) шп(ИО,)л вшип(Ьт ) ппп(р т )шах шт.п ЮИ) шп(Ич,) шах шах шах шах шах),(а+Ь ),(а +Ь )(а+Ь ),ройство, разработан на основе выра., жения (5). Предположим, что все нечеткие операнды, участвующие в операции, задаЭто требование выполнимо, т.к, если 6 АВ, то нечеткое множество, заданное с большим шагом, можно доопределить или выбросить проМодифицируя матрицу (3) так, чтобы в одном столбце находились значения искомого нечеткого множества,1 1 1 В соответствии с формулой (2) максимумы, взятые по столбцам матрицы (5)сдадут значение функции принад(а+Ь ), (а, +Ь ) (а, +ЬАлгоритм выполнения арифметических операций сложения и вычитания, который реализует представленное уст-г Рассмотрим выполнение операции сложения. Пусть задано нечетное множество А = (аЛ,. ,ац) и нечеткое множество оо (Ьт Ь 1 л)тогда в соответствии с формулой (2) для каждой пары значений из области определения нечетких множеств запишем: 1ны на области определения с одинаковым шагом , т.е.1 межуточные значения в множестве, заданном с меньшим шагом,Тогда, опираясь на выражение (4) и анализируя матрицу (3)имеем:лежности искомого нечеткого множест"ва С соответственно в точке;14448 10 жеств, причем не только командами параллельной обработки множеств, но и командами последовательной обработки 4- 8- и 16-разрядных опе)рандов.Рассмотрим работу данного устройства на примере выполнения команды параллельной обработки множества операндов. Пусть эта команда находится 20 в регистре 1 команд. Код операции команды и признак параллельной обработки через дешифратор 2 подаются в блок 3 микропрограммного управления, в котором осуществляется либо запись ад в 25 реса микрокоманды, либо к адресу прибавляется единица, т.е. вырабатываются два из управляющих сигнаЛа, сигнал записи в регистры 9.19,п и записи в регистр 4 признаков, строби рующиеся тактовой частотой, что дает возможность формировать строб записи в последовательно идущих микрокомандах.Управляющие сигналы микрокоманды настраивают коммутатор 1 2 адреса так, что адрес первого операнда поступает на второй вход оперативного запоминающего устройства 6, на первый вход которого поступает код, задающий ре жим Чтение". В результате этого на первых 4-х выходах оперативного запоминающего устройства 6 появляется счи. танное слово, Каждый из и выходов четырехразрядный, таким образом, разрядность считанного слова равна 4 уп. Считанное слово поступает на вторые входы АЛУ 7.17.п, которые управляющим сигналом У 5 настраиваются на пропуск операнда с второго входа на выход без изменения. Далее операнд через коммутаторы 8.1 8.п по переднему фронту управляющего сигнала Уб записывается в регистры 9,19.п. На этом заканчивается заполнение первой микрокоманды.В блок 13 управления коммутаторами в этом режиме на вход формирования кода из поля микрокоманды поДалее во второй микрокоманде вто -рая часть адреса второго операнда 45 считывается из регистра 1 команд ичерез коммутатор 12 адреса поступает на адресный вход оперативного запоминающего устройства 6. Второйоперанд по управляющему сигналу"Чтение" (У 4) считывается из ОЗУ ипоступает на входы АЛУ 7.1,г ,7,п,АЛУ выполняют команды, заданныекодом операции, и на их выходах появляется результат, который через 55 коммутаторы 8.1 8,п поступает наевход регистров 9.19,п и по переднему фронту управляющего сигнала записи Уб записывается в регистры,Вначале параллельно производится поиск шп по строкам соответственно за и команд, а затем эа и команд параллельно выполняется операция 1 яах1 между строками со сдвигом результата влево на одно значение функции принадлежности после каждой операции шах. Описанный алгоритм позволяет реализовать арифметические операции сложения и вычитания нечетких мно 03 6ступает признак последовательной обработки операндов, так как мы рассматриваем команду параллельной обработки, то этот признак равен нулю.В единичном состоянии он появляется в поле микрокоманды только при необходимости сформировать на выходах 1п блока 13 управления коммутаторами кода 11, по которому коммутаторы 8.18,п настраиваются на пропуск информации АЛУ 7.1, 7.п без изменения.При заполнении параллепьных тпах/ /шп операций на выходах блока 13 управления коммутаторами формируется код 01, по которому коммутаторы 8.18.п настраиваются на пропуск ,информации с выхода оперативного запоминающего устройства. При формиро.вании на выходах блока 13 управления коммутаторамикода 00 коммутаторы 8,1,8.п пропускают информацию АЛУ с номером на единицу большим, т.е, происходит сдвиг информации на четыре разряда влево. Каждое АЛУ формирует выходной сигнал, равный 1, при выполнении операции А-В, если операнд ВА.Таким образом, если операнд, хранимый в регистрах 9.,9.п и посту. пающий на входы второго операнда (входы В) АЛУ 7.1,7.п больше,чем операнд поступающий на вторые входы первого операнда АЛУ из оперативного запоминающего устройства 6 (сравнение осуществляется потетрадно), то происходит блокировка записи информации в регистры 9.1,9.п.7Количество и разрядность обрабатываемьм операндов зависит от того, между какими тетрадами АЛУ будут раз решены переносы.Блок 18 управления переносом анализирует старшую часть поля адреса операнда н команде. Если старший раз ряд равен нулю блок 18 управления формирует на выходах 1,2,3 коды 000 которые через элементы И 11.1 11.п запрещают. переносы между всеми АЛУ т.е. сформировано и 4-разрядных потоков данных. Если старший разряд перной части адреса ранен единице, а второй нулю, то блок 18 управления переносом формирует на выходах 1, 2 и 3 код 00, что обеспечивает разрешение переноса между парами АЛУ.Таким образом, сформировано и/2 8-разрядных потоков, т.е. имеется во можность из поля команды управлять структурой обрабатываемых данных.В следующей, третьей микрокоманде результат операции записывается по адресу одного из операндов в оперативное запоминающее устройство 6. Таким образом, за три микрокоманды б ла выполнена команда параллельной об работки и-разрядных слов.Устройство выполняет еще два типа параллельньм операций: сдвиг и шах/ /ш 1 п. Операции типа сдвига отличаются от выполнения описанной команды тем, что н любой из микрокоманд результат операции с выхода АЛУ пересылается на коммутатор с номером на единицу меньшим, чем номер АЛУ, т.е. осуществляется циклический сдвиг влево на четыре разряда.Операции шах/ш 1 п отличаются от вы полнения первой описанной команды тем, что, на АЛУ из поля микрокоманды подается функция сравнения. Один операнд, считанный из ОЗУ, подается на входы первого операнда (А) АЛУ 7.17.п, на входы второго операн да (В)которых подается другой операнд, считанный в регистры 9,1 9.п в первой микрокоманде,АПУ 7.17.п вырабатывают сигнал сравнения, который поступает на входы регистров 9.19.п и блокирует запись, если операнд ВВ А. В противном случае блокировки записи не будет, Блок 13 упранления коммутаторами формирует код 01, который настраивает коммутаторы 8.18.п на пропуск информации ОЗУ. Таким образом, н .регистры 1444803 89.19.п будет записан наибольшийиз 2-х операндов. В третьей микрокоманде результат операции может бытьзагружен в оперативное запоминающееустройство 6. Операция шп выполняется аналогично, но только с инверсными операндами.Рассмотрим работу устройства при10 последовательной обработке 4-,8- и16-разрядных операндов.Пусть в регистр 1 команд загружена команда, во втором поле которойприсутствует признак последователь 15 ной обработки, а в адресных полях заданы обе части адресов, т.е. в первой части адреса задана разрядностьоперанда и номер блока (условное деление памяти в зависимости от разряд 20 ности) ОЗУв котором он. находится, з- а во второй части адреса задано место операнда в блоке.В первой микрокоманде втораячасть адреса первого операнда росту 25 пает на вход коммутатора 12 адреса ис его выхода на вход ОЗУ 6. По управляющему сигналу 14 происходит счиы- тывание информации из ОЗУ 6 в блокиАЛУ 7.1,7.п, которые настроены30 управляющим сигналом У 5 на пропускинформации без модификации. Перваячасть адреса первого операнда поступает в блок 14 управления шиннымиформирователями информации, в коЗ 5 тором анализируются три старших разряда адреса. Если старший разряд равен 0 , это значит, что обрабатываются 4-разрядные операнды. Еслипервый разряд равен 1, а второй О,40 то обрабатываются 8-разрядные операнды. Если первый .и второй разряды равны 1, а третий равен О, этозначит, что обрабатываются 16-разрядные операнды.45 Блок 18 управления переносом,получив три первые разряда пернойчасти адреса, формирует код управления токовыми ключами 15,16, 7,которые необходимы для размножения ., 50 операнда на всю магистраль.Таким образом, считанный операндпоступает на входы всех коммутаторов 8.18,п (на каждую пару 4 разрядных коммутаторон один и тот же55 восьмиразрадный операНд).Блок 13 управления коммутатора.ми анализирует первую часть адресавторого операнда. Признак последовательной обработки, поступающий из9 1444803поля микрокоманды на вход блока 13 крывающий один из шинных формироватеуправления коммутаторами, разрешает лей операндов 10.п+1, , 0,2 п, коанализ трех старших разрядов первой торые и пропускают на вход регистра 4части адреса. Процедура анализа 5 признаков логические условия выполаналогична описанной в блоке 14 уп- нения операции в АЛУ. По сигналу У 1,равления шинными формирователями, В поступающему из блока 3 микропрограмрезультате анализа на выходах соот- много управления, условия записываютветствующей пары элементов ИЛИ 56,1, ся в регистр 4 признаков. Поступая56.п появляются логические единицы, 1 О далее на вход блока 3 микропрограммВ результате анализа на выходах ного управления, они могут исполь 1п блока 13 управления коммута- зоваться для.организации ветвленииторами формируется код 1 О, на всех в программах.В следующей третьей микрокомандеостальных выходах будет код 00, По 15 информация из регистров 9.19,плучив эти управляющие коды, все комзаписывается в ОЗУ по второй частимутаторы 8,18.п пропускают наадреса второго операнда.выход информацюо, поступившую с вы.Несмотря на то, что считывалосьхода соседнего АЛУ, и только выбрани записывалось все чп-разрядное сланая пара коммутаторов пропускает ин 20,во, описанная процедура выполненияформацию с магистрали, Таким обкоманды позволила модифицироватьразом, в результате выполнения пертолько один байт,вой микрокоманды первый операнд за -9.1 Аналогично рассмотренной процедугружается в те из регистров 9.ре осуществляется последоватльная9.п, в которых считывается второйобработка 4- и 16-разрядных операноперанд.Во второй микрокоманде слово раздов.рядностью 4 п считывается из ОЗУ б иФормулаизобретенияпоступает в АЛУ 7.17.п, а также1, Система .обработки нечеткой инна коммутаторы 8.1. . .8.п.ЭО формации, содержащая регистр командВ считанном слове будет байт, кодешифратор, регистр признаков, счетторый является вторым операндом, ончик адреса команд, блок микропропоступает на вход соответствующейграммного управления первое арифмепары АЛУ.тико-логическое устройство и операВ АЛУ выполняется операция, опреЗБ тивное запоминающее устройство, при" деляемая управляющим сигналом У 5,чем выход кода операции регистра коподанным из блока микропрограммногоманд соединен с входом дешифратора,управления.выход которого соединен с первымТаким образом, коммутаторы 8.1входом блока микропрограммного управ 8,п в зависимости от кода, выработан ления, первый выход которого соеди -ного блоком 13, пропускают результат нен с входом записи регистра признаоперации некоторой пары коммутатоРовков, выход которого соединен с втоБлок 13 управления коммутаторами во рым входом блока микропрограммноговторой микрокоманде получает из бло- управления, третий вход которого сока 3 микропрограммного управления сиг 4 Б единен с входом "Пуск" системы,налы, которые вырабатывают на выходахвходы записи регистра команд и счетчи 1 .,и блока 13 код 01, по которомУ ка адреса команд соединены соответкоммутаторы 8.18.п пропускают ственно с вторым и третьим выходамисчитанное слово. Только для двУх ком блока микропрограммного управления,мутаторов, чьи номера определены пер 50 четвертый и пятый выходы котороговой частью адреса второго операнда, соединены соответственно с входомбудет выработан код 11, по которомучтения оперативного запоминающегорезультат операции проходит через устройства и входом разрешения рабокоммутатор и загружается по сигналу ты первого арифметико-логическогозаписи в пару регистров из 9,1.55 устройства, о т л и ч а ю щ а я с я9.п. тем, что, с целью повышения быстроБлок 13 управления коммутаторами действия при обработке нечетких опев этой же команде формирует на одном рандов, в него введены и регистров,из выходов и+1). ,2 п) сигнал, от- и коммутаторов, иэлементов И,44803 12 5 10 15 20 30 35 40 45 50 55 112 и шинных формирователей операндов, иарифметико в логическ устройств, три токовых ключа, коммутатор адреса, блок управления коммутаторами, блок управления шинными формирователями операндов и блок управления переносом, причем адресный вход оперативного запоминающего устройства соединен с выходом коммутатора адреса, управляющий вход которого соединен с шестым выходом блока микропрограммного управления, пятый выход которого соединен с входом разрешения работы 1-го арифметико-логического устройства (1 = 2. , и),вход первого операнда 1-го арифметикологического устройства ( = 1и) соединен с 1-м выходом оперативного запоминающего устройства и первым информационным входом 1-го коммутатора, второй информационный вход которого соединен с первым выходом результата 1-го арифметико-логического устройства и информационным входом 1-го шинного формирователя операндов, управляющий вход которого соединен со- . ответственно с -м выходом блока управления шинными формирователями операндов, первый, второй, третий и четвертый входы которого соединены с выходами соответствующих разрядов адреса регистра команд, а пятый вход - с выходом признака последовательной обработки операндов регистра команд, выход разрядов поля адреса которого соединен с первым информационным входом коммутатора адреса, второй информационный вход которого соединен с выходом счетчика адреса команд, вход сброса которого соединен с входом "Сброс" системы и четвертым входом блока микропрограммного управления, пятый вход которого соединен с выходом переноса и-го арифметико-логического устройства, 1-й информационный вход оперативного запоминающего устройства (1 = 3, ,и+2) соединен соответственно с входом второго операнда 1-го арифметико-логического устройства и выходом 1-го регистра, информационный вход которого соединен с выходом 1-го коммутатора, третий информационный вход ш-го коммутатора (ш = 1и) соединен соответственно с первым выходом результата (ш+1)-го арифметико-логического устройства, третий информационный вход п-го коммутатора соединен с первым выходом результата первогоарифметико-логического устройства,выход переноса ш-го арифметико-логического устройства соединен соответственно с первым входом ш-го элемента И, выход которого соединен соответственно с входом переноса (ш+1) -го арифметико-логического устройства, второй выход результата -го арифметико-логического устройства соединен соответственно с информационнымвходом 1-го шинного формирователя операндов (1 = и+12 и), выход признака сравения 1-го арифметико-логического устройства соединен соответственно с входом блокировки записи-горегистра, вход разрешения записи которого соединен с шестым выходом блока микропрограммного управления, седьмой выход которого соединен с первыми вторым входами формирования кодаблока управления коммутаторами, третий вход формирования кода которого соединен с ныходом признака последовательной обработки регистра команд, )-й выход блока управления коммута- , торами соединен с управляющим входом -го коммутатора, четвертый информационный вход которого соединен с выходом 1-шинного формирователя операндов, 1-й выход блока управлениякоммутаторами соединен соответственно с управляющим входом 1-го шинного формирователя операндов, выхо- ды 1-х шинных формирователей операндов объединены и соединены с информационным входом регистра признаков, адресный вход блока управления коммутаторами соединен с выходами соответствующих разрядов адреса ресгистра команд, выходы трех старших разрядов адреса которого соединены соответственно с входами трех старших разрядов адреса блока управления переносом, первый выход кода управления которого соединен с управляющими входами первого и второго токовых ключей, управляющий вход третьего токового ключа соединен с вторым выходом кода упранления блока управления переносом, первый, второй и третий выходы которого соединены соответственно с вторыми вхо- дами с первого по (и)-й элементов И, с третьими входами 2 р-х(р = 1, 2,) элементов И и с четвертыми входами 4 р-х элементов И, выход каждого (4-3)-го шинного формирователяоперандов соединен соответственно с содержит три элемента НЕ, три,элеменпервым входом-выходом первого токово- та И, три дешифратора и группу из и го ключа, первыми входами счетчика элементов ИЛИ, причем первыи вход адреса команд и регистра адреса, вто блока соединен с входом первого элерые входы которых соединены соответ- мента НЕ и первыми входами первого ственно с первым входом-выходом вто- и второго элементов И, вторые входы рого токового ключа и выходом каж- которых соединены с первым входом дого (43-2)-го шинного формирователя третьего элемента И и пятым входом операндов, выход (43-1)-го шинного 1 О блока, второй вход которого соединен формирователя операндов соединен со- с входом второго элемента НЕ, треть- ответственно с вторым входом-выходом им входом второго элемента И и перпервого токового ключа, первым входом- вым информационным входом первого выходом второго токового ключа и тре- дешифратора, второй информационный тьими входами счетчика адреса команд б вход которого соединен с первыми ини регистра команд. четвертые входы ко- формационными входами второго и третьторых соединены соответственно с вто- его дешифраторов и четвертым входом рыми входами-выходами второго и треть. блока, третий вход которого соединен его токовых ключей и выходом каждого с входом третьего элемента НЕ, вто-го шинного формирователя операнда. 20 рым информационным входом второго де 2, Система по п. 1, о т л и ч а ю- шифратора и третьим информационным щ а я с я тем, что блок управления входом первого дешифратора, синхропереносом содержит два элемента И и вход которого соединен с выходом два элемента НЕ, причем вход первого третьего элемента И, второи вход костаршего разряда адреса блока соеди торого соединен с выходом первого эленен с входом первого элемента НЕ, пер мента НЕ, выход второго элементнта НЕ вым входом первого элемента И и пер- соединен с третьим входом первого элевым выходом блока, второй выход кото- мента И, выход которого соединен с синрого соединен с входом второго эле- хровходом второго дешифратора, синмента НЕ, первым входом второго эле хровход третьего дешифратора соедимента И и выходом первого элемента И, нен с выходом второго элемента И, четвторой вход которого соединен с вхо- вертый вход которого соединен с выхон дом старшего разряда адреса блока, дом третьего элемента НЕ, 1-и выход вход третьего старшего разряда адре- первого дешифратора соединен с перса которого соединен с вторым входом ЗБ вым входом 3-го элемента ИЛИ группы второго элемента И, выход которого соответственно ( = 1п), вторые соединен с третьим выходом блока,пер входы элементов ИЛИ группы попарно вый и второй выходы кода управления объединены и соединены соответствен: котордго соединены соответственно свыходами второго и первого элемен ( = 1п/2), третьи входы элетов пЧ. ментов ИЛИ группы объединены тетрадно и, соединены соответственно с 1-м3. Система по п. 1 о т л и ч а- выходом третьего дешифратора ((с=1 ю щ а я с я тем, что блок управле- а/4), выходы И элементов ИЛИ ния шинными формирователями операндов а 5 группы являются и выходами блока.