Устройство для деления нормализованных чисел

(51) 4 Р.7/5 ПИСАНИЕ ИЗОБРЕТЕНИ РСИОМУ СВИДЕП: У вия устройств блок 6 формир ведений, блок величины, рег формирования ного, регистр 4 частичных п Изобретение содержитвания частичных произ 7 вычисления обратнойстр-делитель 1, блок 2младших разрядов част 3 накопления, сумматороизведений и блок 5 тво .СССР 1971,о СССР 1976,ИЯ НОРИА л о 8.знака рования зволяет кратитЪ тельных полните к вычис ности к бы ю изобрете стродеист.1 ГОСУДАРСТВЕННЫЙ КОМИТЕТ С ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТК(54) УСТРОЙСТВО ДЛЯ ДЕЛЕЛИЗОВАННЫХ ЧИСЕЛ(57) Изобретение относитлительной технике, в часстродействующим ЗВМ. Целния является увеличение ия. Для достижения цели встройства включены триггерпогрешности и блок 9 формиприращений, Их включение попри выполнении деления совремя вычисления вспомогавеличин и избавиться от доьных циклов сложения. 5 ил.17 129 ОЗОг 18тов 2 ИИЛИ, выход первого эле - входом первой группы второго эле -мента НЕ соединен с третьим менте. 2 И - 2 ИЛИ.1290302 Составитель Н.МаркеловаТехред Л.Олейник Редактор М.Дылын Корректор М.Шароши Заказ 7902/46 Тираж 673 ПодписноеВНИИПИ Тосударственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4, - (Як)к 2 к )+а, 2 (о" 1)+) с 2и т,д,ЗО Выполнение неравенства (51 означает, что разность между А и А поабсолютной величине не превышает единицы младшего разряда 1 -й группыразрядов частного. Благодаря этому35 при выполнении каждого из циклов(4) вместо истинных значений множителей а ,а а, могут быть использованы непосредственно либо вмодифицированном виде соответствующие группы разрядов величин АА 1А 1 с. Для этих групп разрядоввведем обозначения а( где =0,1,2, - номер. величины А )=0,1,2, - номер группы из Е разрядов45 величины А, 1, по (1 сЦ+1) - 1)-й,При положительном значении Е всеА, в (4) определены с недостаткомотносительно частного А. Поэтому привыполнении условий (2) и (5) справедливым является одно из двух соотношений между а( и а .: а. =а +1 ли 1 а 1 Цбо а =а." при1 141 ри отрицательном значении Е А;определены с избытком относительноА, поэтому а =а. либо а. =а,. - 1 при1) ц=.1В первом цикле вычислений в качестве множителя примем значение а,=Изобретение относится к вычислительной технике, в частности к электронным цифровым вычислительным машинам.Цель изобретения - увеличение быстродействия,В основу выполнения деления в устройстве положен метод ускорения. Пусть требуется определить частное 1СА=В где делимое С и делитель В являютсянормализованными числами, находящи 1мися в диапазоне - сС; В с 1,Умножив числитель С и знаменательВ на приближенное значение обратнойвеличины делителя Р , получимо А=А /1-Е,где А =СР,; Е=1-ВР, .При условии, что величина модуляпогрешностиЕ с 2 , (1 с1) в каждом цикле вычисления определяется группа из Е верных разрядов частного. Перед непосредственным вычислением частного необходимо определить величины Р , А, и Е. Требования. к точности определения можно получить иэ условия (2), которое преобразуется к видув .к -к-2 с 1-ВР 2О 40 отсюда видно, что диапазон допустимых значений следулпий:(к т.е. оР2 для нормализованных значений делителя В,Следовательно, на этом диапазоне может быть выбрано значение Рв, удовлетворяющее условию (2) и содержащее 1 с разрядов: с нулевого по -1)-й.Представим (1) в следующем виде:А=А+ЕА=А,+Е/а,"2 +а. 2 + +а2("1)+ (3)- группа из Е разрядов частного с 11-го до Ь(1+1)- -1)-го (О с а., 42 - 1, ).==0,1,2,),Равенство (3) можно представитьв виде повторяющихся циклов, каждыйиз которых содержит умножение Е на1(.-разрядный множитель, алгебраическое сложение и сдвиг на 1 разрядов:Ы;1)1А =А +Е 21А,=А+Е а 2,1290302 или а =а для Е.О В результате выполнения 1"го цикла получим величинуА =А +Е а 2 . (6)Учитывая, что Е=1-В 0 5 А =а2 +(А -В 0, а, 2 2 (7) где выражение в квадратных скобках представляет собой остаток, полу -: чающийся при определении группы раз рядов а обычным методом деления.Если а =а, то А=Аи остаток 0А - ВВ, а, 2" 22 "2 Следовательно, все разряды группы а являются верными разрядами част Оного, т.е. а, а,. Этот случай характеризуется наличием переноса П вК(1 с)-й разряд величины А, при выполнении алгебраического сложения в 20 соответствии с (6). Если истинное значение группы разрядов частного а,=а,-1, то остаток в (7) получается отрицательным:-ф-( -(- - (-1о ь Из этого неравенства следует,что А и в этом случае все разряды группы а являются верными разрядами частного, т,е. а . =а , Этот слу 1 Очай характеризуется отсутствием переноса ППодставив в (8) значение Е=1-ВР получим40А=А,+Е 2 (9) Следует отметить, что величина А также удовлетворяет неравенству (5):/А-А / = А-А -Е 22Таким образом, в результате выполнения 1-го цикла будут найдены или величина ,А, (если П;-1), или, А = =А +Е 2(если П =0), . 50к Далее переходим к вычислению А. Если в первом цикле была найдена величина А то в качестве множителя во втором цикле принимаем значение:55а =а+1 для ЕО и вычисляем значение А =А +Е а 2которое по аналогии с 1-м цикломравно либо А , если а =а, либоЕсли в 1-м цикле была найденавеличина А,+Е а, 2 , то формулак.2вычисления А видоизменяется. Послеподставки в (4) значения А из (9)получимА, =А,-Е(2 -а, )2,. (10). 3где (2 -а ) - дополнительный кодгруппы аПри Е0 величина А" определенас избытком относительно частного А,поэтому а,=аили а, =а -1. При Е0величина А, определена с недостатком относительно частного А, поэтому а=а,1 +1 или а 1=а 1,. В качествепрямого кода множителя примем значение а,=а, если Е0 и а, =а,+1,если Е - О. Тогда, подставляя в (10)значения величин Е, А, и дополнительное значение принятого множителя, получим.к-(1 к. -Ик ОА -ВР (а 2 +а 2 )с 2о ь ь 1 следовательно, все разряды групп а 2 и аявляются верными разрядами частйого.Этот случай характеризуется наличием переноса П ,в (21-1)-й раз 1ряд величины А. Если истинное значение группы разрядов частного а.= =а,-1, то остаток в (11) получается отрицательным и выражение (11) приобретает вид+А,-ВБ, (а," 2 +(а +1) 2 Ц (12) Здесь выражение в квадратных скобах находится в пределах 02 + +А -ВЭ, (а 2 +(а, +1) 2 )2 следовательно, и в этом случае все разряди групп а и а, являются верными разрядами частного,Этот случай характеризуется отсутствием переноса П в (2 Е)-й разряд величины А. Преобразуя выра 1290302жение (12), выразим А через значения А и Е:А =А +Е2Таким образом, в результате выполнения второго цикла будет получена вели-Лк- с)чина А либо А+Е 2 , т.е. результаты второго цикла аналогичны результатам 1-го. В соответствии с (4) описанные действия могут быть распро" 10 странены на циклы вычислений А3А, А, На каждом 1-м цикле выполняются следующие действия 1 Формирование множителя и перемножениевеличины Е на этот множитель; вы полнение алгебраического сложения кода А(А. ) с кодом полученного произведения и уточнение группы разрядов частного; сдвиг полученной суммы на Е разрядов влево, 20В результате выполнения 1-го цикла будет определено одно из двух значений А( либо А +Е 2 , каждое(1 -1из которых содеркит 1 групп верных разрядов частного, а также одну группу (а), отличающуюся от группы а; частного не более чем на единицу своего младшего разряда, Выполнение циклов продолжается до получения нуж- З 0 ного количества разрядов частного. На фиг, 1 представлена функциональная схема устройства," на фиг, 2 - функциональная схема блока управления, на фиг, 3 - функциональная схема бло ка вычисления обратной величины, на фиг, 4 - Функциональная схема блока формирования приращений; на фиг.5 функциональная схема блока Формирования младших разрядов частного,40Устройство для деления нормализованных чисел (фиг. 1) содержит регистр 1 делителя, блок 2 формирования младших разрядов частного, регистр 3 накопления, сумматор 4 частичных произведений, блок 5 управления, блок. 6 Формирования частичныхпроизведений, блок 7 вычисления обратной величины 7,триггер 8 знакапогрешности, блок 9 Формирования приращений, тактовый вход 10 устройства.Блок 5 управления (фиг, 2) содержит распределители 11-13 импульсов,элементы ИЛИ 14-21, элементы 2 И 2 ИЛИ 22-24, триггер 25, счетчик 26циклов, дешифратор 27 нуля,:Блок 7 вычисления обратной величины (диг. 3) содержит блок 28 питания и регистр 29 хранения приближенного значения обратной величиныделителя.Блок 9 формирования приращений(фиг. 4) содержит элементы 2 ИИЛИ30-32, элементы НЕ 33-34,Блок 2 формирования младших разрядов (фиг. 5) содержит и разрядныхтриггеров 35, каждый 1 -й разряд измладших разрядов блока 2 содержитэлемент ИЛИ 36, элементы НЕ 37-38,элемент И 39, элементы 2 ИИЛИ40-42,Блок 6 формирования частичныхпроизведений является известным устройством,Регистр 1 делителя устройстваи блок 2 формирования младших разрядов частного являются п-разрядными,а регистр 3 накопления содержит п+Еразрядов. Сумматор 4 частичных произведений является (и+Е)-разряднымсумматором комбинационного типа свозможностью обращения кодов по сигналам, поступающим из блока. 5 управления, Сумматор 4 складывает коды,поступающие из регистра 3 накопленияи из блока 6 формирования частичныхпроизведений, результат записываетсяв регистр 3, Вычитание кодов осуществляется путем инвертирования кода, поступающего из блока 6 с одновременной подачей единичного сигналана вход переноса младшего разрядасумматора 4, Блок 5 управления вырабатывает управляющие сигналы. Блок7 вычисления обратной величины предназначен дпя определения приближенной величинь 1, делителя и может бытьвыполнен на основе ЛЗУ. Триггер 8знака погрешности является триггером с установочными входами, которыйустанавливается по разрешающему сигналу из блока 5 управления в единичное или нулевое состояние в зависимости от знака величины Е, Блок 9формирования приращений являетсякомбинационной схемой которая вырабатывает сигналы приращения; равные +1 или -1, для получения очередных,разрядов множителей и уточнениягрупп разрядов частного, а также выдает сигналы подачи прямого либо инверсного кода мнокителя из блока 2в блох 6 ФО 1 ми 1 ования частичных произв едэний,На первый вход блока 5 управления подается сигнал переноса и егоинверсия с второго выхода сумматора4 на второй вход - прямой и инверс 7 12903 ный выходы триггера 8 знака погрешности.Распределители 11, 12 и 13 импульсов вырабатывают серии импульсов, управляющих, соответственно, выполнением циклов: вычисления величины Е; вычисления величины А,; вычисления групп разрядов частного (основных циклов).1Запуск каждого последующего распределителя импульсов производится от предыдущего, Для обеспечения повторного выполнения основных циклов в состав блока 5 введены элемент ИЛИ 20, счетчик 6 циклов и дешифратор 27 нуля. Счетчик 26 предназначен для подсчета количества циклов таким образом, что устанавливается в нуль при выполнении нужного количества циклов, Дешифратор 27 нуля подклю-. чает запускающий сигнал с последнего выхода распределителя 13 им- пульсов на вход элемента ИЛИ 20 в том случае, если состояние счетчика 26 не равно нулю, В противном случае запускающий сигнал на вход элемента ИЛИ 20 не пропускается и выполнение основных циклов прекращается, Элементы ИЛИ 14, 15, 16, 17, 18 и 21 предназначены для объединения одинаковых управляющих сигналов. Триггер 25 предназначен дляхранения знака каждого очередного остатка во время выполнения основных циклов, Начальная уст"новка триггера 25 производится 35 во время дополнительного цикла вычисления А, в единичное состояние, если на выходе триггера 8 - "1", и в нулевое состояние, если на инверсном выходе триггера 8 - "1". Текущая 40 установка триггера 25 производится во время основных циклов в единичное состояние, если "1" на выходе элемента 22 и в нулевое состояние, если "1" на выходе элемента 23, Выхо ды триггера 25 устанавливаются по заднему Фронту управляющих сигналов распределителей импульсов 12-13. На элементе 2 ИИЛИ 24 образуется общий для разных циклов сигнал сложения с дополнительным кодом, В блоке 5 вырабатываются следующие управляющие сигналы:У 1 - разрешение на фиксирование величины Э, - приближенное значение обратной величины делителя в блоке 7;У 2 - сигнал переключения множимого на входе блока 6; 02 8УЗ - сигнал переключения множителя на входе блока 6;У 4 - разрешение на фиксирование первого промежуточного результата в блоке 6;У 5 - разрешение на фиксирование второго промежуточного результата в блоке 6;У 6 - разрешение установки триггера 8;У 7 - разрешение установки триггера 25 во время выполнения циклов вычисления;У 8 - условный сигнал слежения на . сумматоре 4 с дополнительным кодом;У 9 - разрешение записи в регистр 3 результата сложения с выхода сумматора 4;У 10 - сдвиг регистра 3 на 1 с разрядов влево;У 11 - разрешение записи в регистр 1 содержимого регистра 3;У 12 - сдвиг в блоке 2 на К разрядов влево с одновременной записью в его младшие разряды содержимого М старших разрядов регистра 3;У 13 - разрешение записи в К младших разрядов блока 2 модифицированного кода;У 14 - разрешение приема на входесумматора 4 содержимого регистра 3;У 15 - переключение типа модификации кода, содержащегося в К младшихразрядах блока 2;У 16 - сигнал счета на счетчикециклов 26;Х и Х - прямой и инверсный выходы триггера 25 вычитания.На первый вход блока 7 поступает код, содержащий разряды делителя.Этот код является адресом ячейки, в которой записан код приближенного значения обратной величины делителя О На второй вход блока 7 поступает из блока 5 управления управляющий сигнал У 1, по которому код величины О, с выхода блока 28 памяти записывается в регистр 29, где и хранится в течение всего времени выполнения операции. С выхода регистра 29 код Э, подается на выход блока 7. На первый вход блока 9 поступают сигналы У 15, Х, Х из блока 5 управления, на второй вход - прямой и инверсный сигналы с выхода триггера 8 знака погрешности. На третий вход поступают1сигнал переноса и его инверсия с второго выхода сумматора 4 частичных произведений. В блоке 9 формирования9 129030прйращений вырабатываются следующиесигналы: сигнал приращения единицыд на выходе элемента 31; сигнал приращения минус единицы д 2 на выходеэлемента 30; сигнал прямого кода множителя щ на выходе элемента 32; сигнал инверсного кода множителя ш навыходе элемента 33,Сигналы а 1, а 2, ш, ш подаются навыход блока 9 формирования приращений,Младшие 1 с разрядов блока 2 формирования отличаются от остальныхразрядов тем, что, кроме цепей сдвига, имеют цепи модификации содержащегося в них кода, Цепи модификациианалогичны для всех 1 с разрядов.На элементе ИЛИ 36 образуется сигнал переноса в младший разряд, Наэлементах 2 ИИЛИ 40, И 39, НЕ 38вырабатываются сигнал переноса и егоинверсия в следующий разряд, На элементе 2 ИИЛИ 42 вырабатывается модифицированное значение разряда,наэлементе 2 ИИ 11 И 41 выполнен переключатель кода разряда: если ш=1, тона выход элемента 2 ИИЛИ 41 проходит сигнал с прямого выхода разрядного триггера 35, если же ш= - сего инверсного выхода. Элементы,аналогичные 2 ИИЛИ 40, 41 и 42, И 39,НЕ 38, используются и в остальныхмладших разрядах до и-(1 с)-го разряда блока 2, На первый выход блока 2 подается прямой код содержимого всех его разрядов, а на второйвыход - прямой либо инверсный кодсодержимого 1 с младших разрядов.Перед началом операции делимоеразмещается в блоке 2, делитель - в 40регистре 1, регистр 3 находится внулевом состоянии. Выполнение деления начинается с цикла вычИслениявеличины Е, во время которого на распределитель 11 импульсов вырабатывается временная последовательностьуправляющих сигналов У 1, У 4, У 5, Уб,У 8, У 9, У 10, У 11, По сигналу У 1 кодвеличины Р из блока памяти 28 эаописывается в регистр 29. Так как в 50этом цикле У 2=УЗ=О, то в блок 6 наперемножение в качестве множимогоподается код делителя из регистра1, а в качестве множителя - величина Ро . Код произведения ВИ с выхода 55блока 6 подается на второй вход сумматора 4, а разряд целых этого произведения подается также на входтриггера 8. Если Е=1-ВЭо О, т,е. ВР . 1, то разряд целых произведенияоравени триггер 8 устанавливаетсяв единичное состояние при поступлении управляющего сигнала Уб изблока 5 управления. В противном случае при Е0 разряд целых произведения .ВР, равен нулю и триггер 8 устанавливается в нулевое состояние. Вслед за сигналом Уб в блоке 5 вырабатывается управляющий сигнал У 8 на выходе элемента 2 ИИЛИ 24, поступающий далее на третий вход сумматора 4, При поступлении сигнала У 8 на сумматоре 4 вырабатывается дополнительный код произведения ВВ , если сигнал У 8 не вырабатывается, топроизведение ВП, остается в прямом коде После сигнала У 8 в блоке 5 управления вырабатывается сигнал У 9, по которому полученный на сумматоре 4 код величины Е записывается в регистр 3, Так как вычесленная указанным способом величина Е удовлетворяет условию (1), то 1 с старших ее разрядов (с нулевого по (1 с)-й) заведомо равны нулю, С целью уменьшения разрядности Е до и-двоичных разрядов эти нули устраняются путем сдвига регистра 3 на 1 с разрядов влево по управляющему сигналу У 10. В заключение цикла по управляющему сигналу У 11 полученный код величины Е передается из регистра 3 в регистрВ следующем цикле производится определение величины А 0. В блоке 5 управления на распред;лителе 12 импульс.ов вырабатывается временная последовательность управляющих сигналов У 2, У 4, У 5, У 9, У 10, У 2, У 7, Так как У 2=1, а УЗ=О, то в блоке б на перемножение в качестве множимого подается код делимого из регистра 3, а в качестве множителя - код величины 0 , Как и в предыдущем цикле, во время действия управляющих сигналов У 4, У 5 промежуточные результаты перемножения записываются во внутренние регистры. Код полученного произведения А =СО с выхода блоо ока 6 через сумматор 4 записывается в регистр 3 по управляющему сигналу У 9. В заключение цикла по управляющим сигналам У 10, У 12 производится одновременный сдвиг в блоке 2 и в регистре 3 на 1 с разрядов влево, В процессе этого сдвига старшие 1 с разрядов величины А, переписываются из регистра З.в младшие разряды блока 2Одновременно по сигналу У 7 произ 1290302 12водится начальная установка триггера 25. После нахождения величин А и Е устройство переходит к выполнению основных циклов по вычислению значений А. (1=1,2,3,). В каждом основном цикле блок 5 управления на датчике 12 импульсов вырабатывает временную последовательность управляющих сигналов У 13, УЗ, У 4, У 5, У 8, У 14, У 9, У 7, У 15, У 13, У 10, У 12, 10 У 16.Так как во время основных циклов У 2=0 и УЗ=1 то в блок 6 на перемножение в качестве множимого подается код величины Е из регистра 1, а 15 в качестве множителя - код с второго выхода блока 2, После их перемножения код произведения с выхода блока 6 подается на второй вход сумматора 4, на его первый вход посту пает содержимое регистра 3, на третий вход сумматора 4 поступают сигналы из блока .5 управления У 14 (безусловно) и У 8, если триггер 25 вычитания находится в единичном состоянии, На сумматоре 4 производится сложение поступивших кодов, Код суммы с первого выхода сумматора 4 записывается в регистр 3 по управляющему сигналу У 9, Одновременно с вто рого выхода сумматора 4 сигналы переноса и его инверсия поступают на первый вход блока 5 управления и на третий вход блока 9 формирования приращений. В блоке 5 управления производится текущая установка триггера 25, В блоке 9 сигналы переноса и его инверсии совместно с управляющим сигналом У 15, а также с прямым Х и инверсным Х выходами триггера 25 40 участвуют в образовании сигналов приращения ь 1 или ь 2. С выхода блока 9 сигнал приращения поступает на третий вход блока 2, где и производится вторая модификация содержимого 1 с младших разрядов. По управляющему сигналу У 13 модифицированный код записывается в 1 младших разрядов регистра В, В заключение основного 1цикла вырабатываются управляющие 50 сигналы У 10, У 12, по которым производится сдвиг регистров 3 и блока 2 на 1 разрядов влево с одновременной записью в младшие разряды блока 2 содержимого Е старших разрядов ре гистра 3. Одновременно с сигналами У 10, У 12 на счетчик 26 циклов подается сигнал счета У 16. Запускающий импульс с выхода распределителя 13 импульсов в зависимости от состояния счетчика 26 циклов проходит через дешифратор 27 нуля на повторный запуск выполнения основного цикла или не проходит. Количество циклов, аналогичных указйнному, определяется требуемой точностью вычисления частного, Так, если и кратно 1 с, для получения и-разрядного частного с точностью до единицы младшего разрядаинеобходимо выполнить - -1 основныхциклов.юФормула изобретения Устройство для деления нормализованных чисел, содержащее сумматор частичных произведений, регистр накопления, блок формирования частичных произведений, блок вычисления обратной величины, регистр делителя и блок управления, причем выход регистра накопления соединен с информационным входом регистра делителя и с первым входом сумматора частичных произведений, второй вход которого соединен с информационным выходом блока формирования частичных произведений, выход результата сумматора частичных произведений соединен с информационным входом регистра накопления, выход регистра делителя соединен с информационным входом блока вычисления обратной величины и с первым входом первого множимого блока формирования частичных произведений, выход блока вычисления обратной величины соединен с входом первого множителя блока формирования частичных произведений, о т л и ч а ю щ ее с я тем, что, с целью увеличения быстродействия, в него введены триггер знака погрешности, блок формирования младших разрядов частного и блок формирования приращений, содержащий три элемента 2 ИИЛИ и два элемента НЕ, каждый -й разряд блока формирования младших разрядов частного содержит триггер, элемент ИЛИ, три элемента 2 ИИЛИ, два элемента НЕ и элемент И, причем выход знакового разряда блока формирования частичных произведений соединен с входом триггера знака погрешности, прямой и инверсный выходы которого соединены с первыми входами первой и вто- Фрой групп соответственно первого элемента 2 ИИЛИ блока форми2 14го элемента 2 ИИЛИ и соединен свторым входом второй группы второгоэпемента 2 ИИЛИ, четвертый входблока управления соединен с инверсным выходом переноса сумматора частичных произведений устройства,является вторым входом второй группы первого элемента 2 ИИЛИ и соединен с вторым входом первой группы вого элемента 2 ИИЛИ соединен свходом установки единицы КБ-триггера,:вход установки нуля которогосоединен с выходом второго элемента2 ИИЛИ, первый выход первого распределителя импульсов соединен свходом разрешения считывания блокавычисления обратной величины, второй выход первого распределителя импульсов соединен с первым входомпервого элемента ИЛИ, третий выходпервого распределителя импульсов соединен с первым входом второго элемента ИЛИ четвертый выход первогораспределителя импульсов соединенс входом разрешения записи триггеразнака погрешности, пятый выход первого распределителя импульсов соединен с вторым входом первой группытретьего элемента 2 ИИЛИ, выход которого соединен с входом разрешениясуммирования сумматора частичныхпроизведений, шестой и седьмой выходы первого распределителя импульсовсоединены с первыми входами третьегои четвертого элементов ИЛИ соответственно, восьмой выход первого распределителя импульсов соединен с входомразрешения записи регистра, целителя,выход старшего разряда первого распределителя импульсов соединен свходом запуска второго распределителя импульсов, первый выход которогосоединен с входом выбора направлениямножимого блока формирования частччных произведений, второй, третий ичетвертый выходы второго распределителя импульсов соединены с ворымивходами первого, второго и третьегоэлементов ИЛИ соответственно, пятыйвыход второго распределителя импульсов соединен с вторым входом четвертого элемента ИЛИ и с первыми входами пятого и шестого элементов ИЛИ,выход старшегс разряда второго распределителя импульсов соединен спервым входом седьмого элемента ИЛИ,выход которого соедчнен с входом запуска третьего распрецелителя импуль 45 13 129030рования приращений, прямой и инверсный выходы переноса сумматорачастичных произведений соединены спервыми входами первых групп второго и третьего элементов 2 ИИЛИ блока формирования приращений, вход второго множимого блока формирования4частичных произведений соединен спрямыми выходами триггеров блокаформирования младших разрядов част второго элемента 2 ИИЛИ, выход перного, при этом выход первого элемента 2 ИИЛИ блока формирования приращений соединен с первыми входами первой группы первого элемента 2 ИИЛИх-х разрядов блока формирования Ммладших разрядов частного (где=11), выход первого элементаНЕ блока формирования приращенийсоединен с первыми входами второйгруппы первого элемента 2 ИИЛИ х-х 20разрядов блока формирования младшихразрядов частного, выход которыхсоединен с вторым входом множителяблока формирования частичных произведений, выход второго элемента 2 И 2 ИЛИ блока формирования приращенийсоединен с первым входом элементаИЛИ младшего разряда блока формирования младших разрядов частного,второй вход которого соединен с выходом третьего элемента 2 ИИЛИ блока формирования приращений, тактовый вход устройства является тактовым входом блока управления, приэтом блок управления содержит три 35распределителя импульсов, дешифратор нуля, счетчик циклов, КБ-триг"гер, три элемента 2 ИИЛИ, восемьэлементов ИЛИ, причем тактовый входблока управления соединен с входом 40запуска первого распределителя импульсов, первый вход блока управления соединен с прямым выходом триггера знака погрешности устройстваи является первым входом первойгруппы первого элемента 2 ИИЛИ исоединен с первым входом первойгруппы второго элемента 2 ИИЛИ,второй вход блока управления соединен с инверсным выходом триггера 50знака погрешности устройства и является первым входом второй группыпервого элемента 2 ИИЛИ и с первым входом первой группы третьегоэлемента 2 ИИЛИ, третий вход блока управления соединен с прямым выходом переноса сумматора частичныхпроизведений устройства и являетсявторым входом первой группы перво 1290302 1651 О15 20 ЗО 50 55 сов, первый выход которого соединенс первым входом восьмого элемента ИЛИвторой выход третьего распределителяимпульсов соединен с входом выборанаправления множителя блока формирования частичных произведений устройства, третий выход третьего распредепителя импульсов соединен с третьимвходом первого элемента ИЛИ, выход .которого соединен с входом разрешения фиксирования первого промежуточного результата блока формированиячастичных произведений устройства,четвертый выход третьего распределителя импульсов соединен с третьимвходом второго элемента ИЛИ, выходкоторого соединен с входом разрешения фиксирования второго промежуточного результата блока формированиячастичных произведений устроиства,пятый выход третьего распределителяимпульсов соединен с первым входомвторой группы третьего элемента 2 И 2 ИЛИ и с входом разрешения приемапервого слагаемого сумматора частичных произведений, шестой выход третьего распределителя импульсов соединен с третьим входом третьего элемента ИЛИ, выход которого соединенс входом разрешения записи регистранакопления, седьмой выход третьегораспределителя импульсов соединен свторыми входами шестого и восьмогоэлементов ИЛИ и с вторым входом первой группы второго элемента 2 ИИЛИблока формирования приращений устройства, восьмой выход третьего распределителя импульсов соединен сосчетным входом счетчика циклов, стретьим входом четвертого и вторымвходом пятого элементов ИЛИ, выходчетвертого элемента ИЛИ соединен свходом разрешения сдвига влево регистра накопления устройства, выходпятого элемента ИЛИ соединен с входом разрешения сдвига влево 1-хтриггеров блока формирования младших разрядов частного, выход счетчика циклов соединен с первым входомдешифратора нуля, второй вход которого соединен со старшим разрядомтретьего распределителя импульсов,выход дешифратора нуля соединен свторым входом седьмого элементаИЛИ, выход шестого элемента ИЛИ соединен с тактовым входом КЯ-триггера, прямой и инверсный выходы которого соединены с вторыми входами первой и второй групп первого элемента 2 ИИЛИ блока формирования приращений, выход восьмого элемента ИЛИсоединен с входами разрешения записи триггеров 1-х разрядов блока формирования младших разрядов частного(где )=1,2, ,и), первый информационный вход которого соединен с 1-мразрядом регистра накопления, причем прямой выход триггера 1-го разряда блока формирования младших разрядов частного соединен с первымивходами первой группы второго и третьего элементов 2 ИИЛИ и с вторымвходом первой группы первого элемента 2 ИИЛИ, инверсый выход д-го триггера соединен с первыми входами второй группы второго и третьего элементов 2 ИИЛИ и с вторым входом второйгруппы первого элемента 2 ИИЛИ,первый вход элемента ИЛИ соединен свторым входом первой группы второгоэлемента 2 ИИЛИ, второй вход второйгруппы которого соединен с вторымвходом элемента ИЛИ, выход которогосоединен с входом первого элементаНЕ, с вторым входом второй группытретьего элемента 2 ИИЛИ и с первым входом элемента И второй входкоторого соединен с выходом второгоэлемента 2 ИИЛИ, выход первого элемента НЕ соединен с вторым входом первой группы третьего элемента 2 И 2 ИЛИ, вьгход которого соединен с вторым информационным входом триггера,35 выход элемента И является выходом переноса в (1+1) разряд и соединен свходом второго элемента НЕ выход которого является инверсным выходом переноса в (1+1) разряд, причем второй вход первой группы первогоэлемента. 2 ИИЛИ соединен с первым входом второй группы третьего эпемента 2 ИИЛИ, второй вход которогосоединен с первыми входами второйгруппы первого и второго элементов 2 ИИЛИ, второй вход второй группы первого элемента 2 ИИЛИ соединен свторым входом второй группы второгоэлемента 2 ИИЛИ, выход первого элемента 2 ИИЛИ соединен с входом пе.эного элемента НЕ и с вторым входомпервой группы третьего элемента 2 И 2 ИЛИ, третий вход первой группы которого соединен с первым входом первой группы второго элемента 2 ИИЛИи с входом второго элемента НЕ, выход которого соединен с третьими входами первой и второй групп соответ"ственно третьего и второго элемен