Устройство для декодирования линейных кодов

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК б 1) 4 Н 03 М 13/О ПЬСТВ ч даторснОЮУ Ю. Ерма иновьев Иурыгин 2174,бл, 27.02.79.ьство СССР13/02,ДЕКОДИРОВАНИЯ сится к выч о использов аниОСУДАРСТВЕННЫЙ КОМИТЕТ СССР(54) УСТРОЙСТВО ДЛЯЛИНЕЙНЫХ КОДОВ(57) Изобретение отнлительной технике. Е в системах обработки и передачи цифровой информации позволяет повысить достоверность декодируемой информации и быстродействие устройства, которое содержит буферный накопитель 1, сумматор 2, блок 3 вычисления синдромов, дешифратор 4 нуля и вычислитель 5 локаторов и значений ошибок, Благодаря введению блока 7 внесения поправок и блока 6 выбора режима, а также соответствующего выполнения вычислителя 5 обеспечивается формирование сигнала отказа от декодирования в случае неисправимых ошибок, а также сокращение времени вы- д чнсления поправок. 4 з.п.ф-лы, 6 ил.,табл1287297 Составитель О. ТюринаРедактор Т. Парфенова Техред Л.Сердюкова Корректор С. Шекмар Заказ 7730/59 Тираж 899 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-полиграфическое предприятие г. Ужгород, ул, Проектная, 42872Изобретение относится к вычислительной технике и может быть использовано в системах обработки и передачи цифровой информации.Цель изобретения - пояьппенке достоверности декодирования информации и быстродействия устройства.На Фиг. 1 изображена блок-схема устройства для декодирования линейных кодов; на фиг. 2 - Функциональная 10 схема вычислителя локаторов и значений ошибок; на фиг. 3 - функциональная схема блока выбора режима", на фиг. 4 - Функциональная схема олока внесения поправок; на фиг, 5 - схема 15 блока управления; на фиг, б - схема второго преобразователя кодов в вычислителе локаторов и значений ошибок.Устройство дпя декодирования ли нейных кодов содержит буферный накопитель 1, сумматор 2, блок 3 вь 1 числения синдромов, дешифратор 4 нуля, вычислитель 5 локаторов и значений ошибок, блок 6 выбора режима и блок 7 внесения поправок. На фиг. 1 обозначены также информационные входы 8, тактовый и управляющий входы 9 и 10, первые и вторые выходы 11 к 12.Буферный накопитель 1 предназна чен для задержки входньгх символов на требуемое число тактов и может бытьвыполнен на ш разрядных параллельныхрегистрах, где тп - разрядность склвола входного кода,Сумматор 2 является сумматором виоле Галуа С Р (2 ).Блок 3 выччсления синдоомов осуществляет определение синдромов ошибокво входном слове в соответствии спроверочными урйвнениями используемого кода. Блок 3 может быть выполненна парллельных регистрах с суммато-.рами по модулю два,.включенными в цегпи обратной связи этих регистровДешифратор 4 нуля кндицкрует отсутствие ошибок во входном слоне (равенство всех синдромов нулю) и представляет собой элемент ИЛИ,/ ОВычислитель 5 локаторов к значений 0ошибок для случая кода Рида-Соломона(15, 11) выполнен (фиг. 2, на первом -седьмом ключах 13-19, блоке 20 памяти, первом - четвертом перемножите-.лях 21-24, первом, втором и третьемсумматорах 25-27, первом и второмпреобразователях 28 и 29 кода и блоке30 управления, Нв фиг.обозначены о "/ 2первые - четвертые информационные входы 31-34, контрольный, управляющий к тактовый входы 35-37, первые, вторые, третьи и четвертый выходы 38- /Блок б выбора режима служит дляформирования сигнала отказа от декодирования в случае неисправимых ошибок и выполнен (фиг, 3) на сумматоре42 и тркггере 43, На Фиг, 3 обозначены первые и второй входы 44 и 45 ивыходы 46,Блок 7 внесения поправок Формируетсигналы, с помощью которых производится исправление ошибок, Этот блок/,/фиг 4) выполнен на ключе 47, элементе 48 сравнения и генераторе 49элементов поля Галуа, На Фиг. 4 обозначены первые и вторые информационные входы 50 и 51, тактовьпл вход 52к выходы 53,В вычислителе 5 перемножктели 2124 и сумматоры 25-2 осуществляютсоответствующие операции в поле Галуа(2 ), Блок 30 управления включаетв себя (фиг, 5) распределитель 54импульсов, счетчик 55, триггер 56,элемент 57 ИЛИ к четвертый 58 11, Нафиг, 5 обозначены первые, второйтретий и четвертый входы 59. в .62 и выходы бЗ блока 30, Первый преобразователь 28 кода осуществляет получениеобратного элемента ж поля Галуа, еслк на его входы поступает код М,. Блок20 памяти вь/полнен на ОЗУ, преобразователь 28 кода и распределитель 54 импульсон выполнены на постоянных запоминающих устройствах (ПЗУ), Второй преобразователь 29 кода (фиг, б)выполненна сумматорах 64 по модулюдяа,В блоке б выбора режима сумматор42 осуществляет суммирование по модулю два разрядов, поступающих на.его входы,В блоке 7 внесения поправок генератор 49 элементов поля Галуа выполнен на кольцевом регистре сдвига ссумматором по модулю два,Работу устройства опишем -.а примере декодирования кода Рида-Соломона /15, 11) над полем Галуа С/Р (2 ),исправляющего две ошибки, В дальвей:нем считаем, что тактовая синхронизация установлена и тактовая синхросетка поступает на тактовый вход 9. 1м ОМ 1М 1о Ос ОЫЮ Оо ОоС ОЫ 1ФО О О О О О О О О О О О 1 О О О Представлен; э этого поля ГалуаС(2 ) в вчде двоичных линейныхткомбинаций по нормальному базису с 6,о, о , М приведено ниже, 1287297 с15 д Яо -з + Ь1(4) где а = 6 /б, (а = (а, а,а, а ,Если это уравнение имеет решения в поле Галуа С Р (2 ), то эти решения 4 записываются следующим образом;(5) (б) нятом слове нот ошибок, если все синдромы Я; ( = 0,3) равны нулю,Вычислитель 5 работает по следующему алгоритму вля кода Ряда-Соломона,исправляющего две ошибки,2Вычисляется Л = Я Л + Я (1)Если Д = О, то произошла одна ошибка,причем значение ошибки у равно Я , аотлокатор ошибки х равен Я,/Б10 Если д Ф О, то вычисляются значения коэдФициентов полинома локаторовошибок б (х) = х +6, х +6, корнямикоторого являются локаторы ошибокоРазложение поля Галуа С,Р (2 ) понормальному базису удобно тем, чтокрайне просто производится возведе Оние в квадрат циклическим сдвигом3 э гвправо, например: Ф, = 1101 (й )6 ( ) л ( а)= ф = м = 1011,Устройство работает следующим 45образом.Сигналы символов кодового словапоступают на информационные входы буферного накопителя 1 и блока 3 вычисления синдромов. Блок 3 вычисляет попринятому слову четыре синдрома Бо,Б Б Б каждый из которых являетг4ся элементом поля Галуа С Е (2 ).Сигналы синдромов поступают на входывычислителя 5 и дешифратора 4 нуля,который проверяет равенство всех синдромов нулю и вырабатывает сигнал,свидетельствующий о том, что в приОпределяем значения ошибокБ х+Я,хаБтГ (7) х + х, бЯх+Я Яох, +Бт фтт 18) х, + х, Й,Операция деления реализуется в вычислителе 5 преобразователем 28, определяющим обратный элемент в поле Галуа, и перемножителем 24, осуществляющим умножение на обратный элемент, определенный преобразователем 28.Операция определения корня квадгратного уравнения г + г + а = О осуществляется преобразователем 29,Вычислитель 5 реализует алгоритм декодирования эа шесть тактов декодирования.5гНя первом такте декодирования цапервые входы перемцожителя 23 подаютсигнал с синдрома,"; , ня вторые входы - сигнал Б , Сигнал произведенияБо Кг с выходов перемножителя 23 подают на входы сумматора 26, ня вторые входы которого приходит сигналБ , что обеспечивается соответст-"вующей коммутацией разрядов. вторыхвходов 32,Таким образом, на выходе сумматора 11 образован сигнал б, которыйанализируется на равенство нулю блоком 30 управления.В случае одной ошибкий =: О)блок 30 управления вырабатывает сигнал записи в блок 20 памяти значенияошибки у = Би вырабатывает такжесигналы управления ключами 16-18,так что на выход ключа 17 проходитсигнал Б, с блока 3 вычисления синдромов, на выход ключа 19 проходитсигнал с выхода преобразователя 28,на выход ключа 18 проходит сигнал сблока 3 вычисления синдромов. Такимобразом, на входы перемцожителя 24приходят сигнал Б с ныхода ключа 17-11и сигнал (Б ) с выхода ключа 19ои на выходах перемножителя 4 образуется сигнал локатора ошибки х = Б/Гокоторый на втором такте декодирования записывается н блок 20 памятипо сигналу блока 30 управления.Если сигнал ЬО, то вычислитель5 реализует алгоритм декодированияпо пп 2-5 формулы.На первом также вычисляют величину б, . На первые входы перемножителя21 подают сигнал Б , а ца вторыегего входы через ключ 13 подают сигнал Бз, На первые входы перемножителя 22 приходит сигнал Б ня вторыевходы - сигнал Б через ключ 14,Сигналы произведений ББ з и Б, хх Б с выходов перемножителя 21 и22 через ключи 15 и 16 подают цавходы сумматора 25, с ныходон которого полученный сигнал суммы Б, хх Б + Б, Б, через ключ 7 пос.тупяет на первые входы перемножителя 24,На вторые входы перемножителя 24 через ключ 19 подают сигнал с выходовпреобразователя 28, причем сигналпоступает на входы преобрязонятеля28 через ключ 18 с выходов сумматора 26 С выходов перемйожителя 24 снимаютсигнал 6, = (Б, + Бз +,: , )/5 и 8/х 9 1 6:.ацисывают зцачецие й, в блок 20 памяти.Ня втором тактР дРкодировдция вычисляют величину б , При этом ключи4 и 15 переключаются, и на входы пе- ,.7ремцожителя 22 приходит сигнал Б, че 3реключ 14, я ня входы сумматора 25 -сигнал Б через ключ 15, На выходахгсумматора 25 получают величину Б х 10 х Б + " я ця Выходах перемножителяг зг. г24 - значение б Б Б + Б)/якоторое записывают в блок 20 памяти,На третьем такте декодирования вычисляют величину к, = 0, я я,+э., в.,+ аг+я ),При этом с выхода блока О памятица первые входы перемножителя 24 черсз ключ 17 проходит сигнал О а2ця входы преобразователя 28 черезключ 18 поступает сигнал 6, . С выходов перемножятеля 24 величина а= С /б, поступает на входы преобразователя 29, на выходах которого получают вел;чину к, которую и запись- вяют в блок 20 памяти,На четвертом такте декодированиянаходят локаторы ошибок х, и х, . Приэтом с выходов блока 20 памя.и через30ключ 1 ца первые входы перемцожителя 24 проходит сигнал к а на вторыеего входы через ключ 19 проходит сигнал 5 с выходов блока 20 памяти,С выходов перемцожителя 24 сигнал35х, = б, н, поступает ня входы блока20 памяти и на входы сумматора 27, надругие входы которого с выходов блока20 памяти подают сигнал б, , Таким., обраом ь;я ныходах сумматора 27 получают значение хг = х + б, . Значениях, и х 2 записывают в блок 20 памяти,На пятом такте декодирования определяют значение ошибки у 1, При этомс: выхода блока 20 памяти через ключ13 на входы перемножителя 21 подаютсигнал х , чя входы преобразователя28 через ключ 18 - сигнал б, , я цавходы сумматора 25 - сигнал Б,. 1 сгюч5015 пропускает на другие входы су 1 мятора 25 сигнал с выходов перемножите -ля 21, ца входы перемножителя 24 проходя". сигналы с выходов сумматора 25:ере:. ключ 17 и с выходов преобразонат ая 28 через ключ 18. В результате, я Выходах перемножителя 24 получаютБх + Бп 1 ачецие у -- ,. Это з-;ачениеб,записывается в блок 20 памяти, 7 2На шестом такте декодирования оп ределяют значение ошибки уПри этом ключ 13 пропускает с Выходов блока 20 памяти на входы перемножителя 21 сигнал х 1, и на выходахперемножителя 24 получают значениеБох, + Б(,- которое записывают1в блок 20 памяти.Таким образом, за шесть тактовдекодирования вычислитель 5 определяет локаторы ошибок х, и х и значения Ошибок У 1 и у э которых достаточно для коррекции символов принятого кодового слова,Коррекция осуществляется блоком7 внесения поправок, который работает следующим образом.На входы сумматора 2 подают задержанные символы принятого слова свыхода накопителя 1, Одновременнос приходом каждого задержанного символа принятого слова генератор 49элементов поля Галуа формирует локатор этого символа, и этот локаторпоступает на входы элемента 48 сравнения, на вторые входы которого подают определенные вычислителем 5локаторы Ошибок. Элемент 48 формирует сигнал управления ключом 47 присовпадении локатора ошибок с локатором символа принятого слова, Ключ 47при этом пропускает сигнал значенияошибки, который подают на его информационные входы с вычислителя 5,,на вторые входы сумматора 2. Сумматор 2 формирует скорректированноезначение символов, которые посту- -пают на выходы 11 устройства.Блок управления 30 вычислителя5 работает следующим образом,По стартовому импульсу с входа61, поступающему на Я-вход триггера56, последний устанавливается вединицу и открывает элемент 58 И,при этом тактовая синхросетка черезоткрытый элемент 58 И поступает насчетный вход счетчика 55, которыйформирует три разряда адреса ПЗУ,на котором выполнен распределитель54 импульсов. Четвертый и пятый адресные разряды, поступающие на адресный входы этого ПЗУ с Выхода элемента 57 ИЛИ и со входа 60, определяют режим формирования сигналов уп-.равления и тем самым режим работывычислителя 5,Если в принятом слове ноль ошибок,то на четвертом и пятом адресных8729" 8 35 40 ф 5 5055 5 10 15 20 25 30 входах распределителя 54 устанавливается комбинация О и на выходы63 выдаются Определенные для этогорещ 1 ма сигналы управления,Если в принятом слове одна ошибка, то на четвертом и пятом адресных входах распределителя 54 устанавливается комбинация 01 и на выходы63 выдаются в течение двух тактов дваОпределенных для этого режима сигналыуправления,Если в принятом слове более однойошибки, то на четвертом и пятом адресных входах распределителя 51 устанавливается комбинация 11 и на выходы63 выдаются в течение шести тактовшесть определенных для этого режимасимволов управления.Б момент заполнения счетчика 55 внем формируется и выдается сигнал,поступающий на Б-вход триггера 56.При этом триггер 56 перебрасываетсяв состояние нуль и блокирует поступление тактовой синхросетки на вход,"счетчика 55. Счетчик 55 при этом автоматически обнуляется.Работа блока 6 выбора режима основана на том, что квадратное уравнениевида к + к + а = 0 имеет решение2в поле Галуа С Р (2 ) тогда и только тогда, когда 1(а) = О, гдет,(а) = с. а:0 При представлении элементов поля Галуа С Р (2 ) в виде разложения по нормальному базису (табл, 1) значение 1(а) можно получить, сложив по модулю два все разряды полученного в двоичном представлении на третьем такте декодирования значения а. Это действие осуществляет сумматор 42 по модулю два, причем результат этого действия запоминается триггером 43. Процедуру декодирования рассмотримна примере декодирования нулевогоКОДОВОГО СЛОВа Г (ГГ аеГ 1 ) Софдвумя ошибками в нулевой и второйпозициях, нулевая позиция символаесть позиция младшего разряда, т,е.это последний приходящий символ слова, причем значение ошибки в нулевойпозиции равно М , а во второй позицииоравно с (табл. 1),Блок 3 вычисления синдрома определяет сигнал четырех синдромов Бд,Я Б , Я в соответствии с выражениями1 го Для даннага примера значения гилромов ранцы г В, г. г, - ", г о Значения синдромов наступают нвычислитель 5,Перемножитель 23 и сумматор 26ОПрЕдЕЛяЮт ЗияЧЕНИЕ Л = о.О. БЛОК930 управления анализирует значениеи определяет, что н слове произс -шло дне ошибки, Иа выходах перемцажителя 21 получаем значение г Б,9оа на выходах перемножителя922 - значение ББ 2 = с , ца выходахсумматора 25 - значение Бо Б 9 ++ Б, Б = с( , Значение 1 = М подается на преобразователь 28, с ныхо 1дов которого значение (й) приходитна входь перемножителя 24 ня вторыевходы которого приходит значениеБоБз + Б Б 2 = Ж. На выходахперемножителя 24 получается значениеС:(с, г +г . Б 7оБЭ " 2которое записывается н блок 20 памяти.Затем ключ 14 пропускает на выходы значение Б, а ключ 15 - значениеБ 2, и на выходах перемнажителя 24получается значение 62 = (Б, .",э ++ о)/которое записывается в блок 20 памяти.Затем ключ 17 пропускает ця своивыходы значение б с выходов блока20 памяти, а ключ 16 - значение 6В результате на ныходяя перемцажитгля 24 получают значение я = 62 /б,2 9 1= сС / М = Ф н виде двоичной послеадовательности сс =100 1; и ца выходах преобразователя 29 получаютзначение к н виде днаичцай последовательности 0001, т.е т = с , 3 явчение к = с, записывают в блок 20памяти, и зятем через клсч 17 падают на входы перемножителя 24, на нтсрые входь которого через ключ 19 подают значение С = М , В результатена выходах перемцажителя ",4 пату ян 29ЗиаЧЕНИЕ Х, = 6 2:= СЬ в= ов к таран папястгя ця г 7 ммятар 27, цян 1 ггье ходы котораО г выходов блока 20 памяти цодяк 1 т значение9Ня 9 цходах с уммятара 27 получаюто1 Цячсние Х, = .7, + Х, = ОС + О 1, =В., о1 ЦЯ 1 ЕЦИЯ Х й И Х 2 О. ЗЯЦИСЫняют н бпак 20 памяти.Зятем ключ 13 1 рапус 7 ает ця выОходы сигцал х = с г выходов блокаЯмяти, и ця Рыхадях перемОжителя 21 получают значение Б хо 2:,",м. = а, которое через ключ 15проходит ца входы сумматора 25, нацтарые входы которогс через ключ 16подают значения Б . Ня выходах сумматора 5 паттучают значение Б х +6 сГо г=-2 + о ь ж. , которое поступает через ключ 17 ня входы перемножиОля 4. На вторые его вхоДы подаотчерез ключ 19 сигнал с выходов преабрязонателя 28, на входы которого9через ключ 8 подают значение 6, = М,выходов блока 20 памяти, На выходахцеремцажителя 24 получают значениеаИбки " (,. х + ц )/б - а. М- которое записывают н блок .ОЗатем ца входы церемцожителя 21через к:поч 1 подают значение х . в :о.,2 30цри. этом ця ныхадях съммяторя 25 гав 2лучяют значение Бх+ Б -- Мв ч-1-с 2 =, Я ца выходах геремножителя24 - значение;, = (Бх, + Б, )В,- ъ. /м, = ь, , которое записывают вблок 20 памяти.Таким образом, в блоке 20 памяти2;яписяны локаторы Опибск х, = с иО вд, и .значения ошибок у = Ы иг фЗатем символы принятого слова иэбуферного накопителя 1 подают на входя сумматора 2, я значения локаторови х, - на входы элемента 48 сравнения я значения Ошибок у и у 45ця входы ключа 47, при этом генератор49 элементов поля Галуа вырабатываетлокатор символа принятого слова, прохадяшего ця 1 ерные входы сумматора 2,.1 Окятар нулевой позиции символа при 50цятога слова ранец М , нтарой пози 2пии - Ф, , При сан Ялеции локатораоцу. в .ггай позиции х са значением х2 ао значениями принятых симваттан вонулевой позиции оС, и второй пазттцииь, в резуль,ате чего нд выходах 11устройства получают продекодираваццаеслово - нулевое слово, 5В качестве примера работы блока6 выбора режима рассмотрим декодирование нулевого слова с ошибками в нулевой, первой и второй позициях, равными с, о, р. соответственно, 1 ОЗначения синдромов в этом случаеравны оц - т; Бт - М ч Б т )Б = а3Значения коэффициентов 6, и 62равны б, = с, б = м, 15= О 4 = ,На третьем такте декодирования сумматор 42 по модулю два определяет величину +г (а)тг (а) = тг (с ) = т, а = 1.Сигнал величины Сг (о 6) запоминается триггером 41, а так как этот сигнал равен логическок единице, он сиг 25нализирует, что комбинация ошибок впринятом слове не может быть продекодирована.Выходной сигнал триггера 41 поступает на выход 12 устройства. Такимобразом повьппается достоверностьдекодирования принятой информации,Реализация в вычислителе 5 алгоритма, отличного от процедуры Ченя, сокращает общее время декодирования в 351,8 раза.Формула изобретения1. Устройство для декодирования 40 линейных кодов, содержащее вычислитель локаторов и значений ошибок,буферный накопитель, выходы которого подключены к соответствующим первым входам сумматора, выходы которо го являются первыми выходами устройства, информационные входы буферного накопителя объединены с соответствующими информационными входами блока вычисления синдромов и являются 50 информационными входами устройства, выходы блока вычисления синдромов соединены с соответствующими входами дешифратора нуля, тактовые входы буферного накопителя и блока вычисле ния синдромов объединены и являются тактовым входом устройства, о т - л и ч а ю щ е е с я тем, что, с ттел. то тн)тттшетттттт п)т тацерцасти ццфармаццц тт бистрадействття устройства, в нега вве)тетнт блат ттьтбара режима и блок Внесения поправок, выходы като- рога падключецы к саатттетстттуюшттм вторым входам сумматора, выходи блока вттчттсленгя сицдрамов соединены с соответствутт)тт;тттттт информационными входами вычислителя локаторов и значений оптибак, первые и вторые выходы которого подключены к соответствующим информаттттоттньтм входам блока внесения поправок, выход дешифратора нуля соединен с контрольным входом вычислителя локаторов и значений ошибок, третьи и четвертьпт выходы которого подключены соответственно к первым и второму входам блока выбора режима, тактовые входы блока внесения поправок и вычислителя локаторов и значений ошибок объединены и подключены к тактовому входу устройства, управляющий вход вычислителя локаторов и значений ошибок является управляющим входом устройства, выход блока выбора режима является вторым выходом устройства.2, Устройство по и. 1, о т л ич а ю щ е е с я тем, что вычислитель локаторов и значений ошибок вы. полнен на ключах, блоке памяти, сумматорах, перемцожителях, преобразователях кода н блоке управленйя, вьтходы первого и второго ключей соединены с соответствующими первыми входами соответственно первого и второго перемножителей, выходы которых подключены к соответствующим первым информационным входам соответственно третьего и четвертого ключей, выходы которых подключены соответственно к первым и вторым входам первого сумматора, выходы которого соединены с соответствующими первыми информационными входами пятого ключа, выходы третьего перемножителя подключены к соответствующим первым входам второго сумматора, выходы которого соединены с соответствующими первыми входами блока управления и первыми информационными входами шестого ключа, выходы которого через ттервьттт преобразователь када соединены с соответствующими первыми инФормационными входами седьмого ключа, выходы пятого и седьмого ключей соединены соответственнос первыми и вторыми входами четвертого перемцажителя, нттхс ди которогоподключены непосредственно к соответствующим первым входам третьего сумматора и первым информационным входам блока памяти и через второй преобразователь кода - к вторым информацион 5 ным входам блока памяти, первые и вторые выходы которого соединены с соответствующими вторыми информационными входами соответственно первого и пятого ключей, третьи выходы бло ка памяти соединены с соответствующими вторыми информационными входами шестого и седьмого ключей, четвертые выходы блока памяти подключены к соответствующим вторым входам третьего 15 сумматора, выходы которого соединены с соответствующими третьими информационными входами блока памяти, первый - шестой выходы блока управления соединены с соответствующими управ ляющими входами блока памяти, второй выход блока управления соединен с управляющими входами второго и третьего ключей, третий вьгход блока управления соединен с первыми управляющими вхо дами пятого и шестого ключей, четвертый выход блока управления соединен с вторым управляющим входом пятого и управляющим входом седьмого ключей, пятый и шестой выходы блока управле ния соединены соответственно с первым и вторым управляющими входами первого и четвертого, вторым и третьим управляющими входами шестого и третьим и четвертым управляющими входами З 5 пятого ключей, четвертые информационные входы блока памяти, вторые информационные входы первого ключа, первые входы третьего перемножителя и третьиинформационные входы шестого ключа 40 .объединены и являются первыми информационными входами вьгчислителя, вторые входы вторых перемножителя и сумматора, вторые информационные входы четвертого и третьи информационные 45 входы пятого ключей объединены и являются вторыми информационными входами вычислителя, вторые информационные входы второго и третьего ключей и вторые входы третьего пере множителя объединены и являются третьими информационными входами вычислителя, вторые информационные входы первого и второго ключей объединены и являются четвертыми информационны ми входами вычислителя, второй, третий и четвертый входы блока управле -ния являются соответственно контроль -ным, управляющим и тактовым входамивычислителя, пятые и шестые выходыблока памяти являются соответственнопервыми и вторыми выходами вычислителя, выходы четвертого перемножителя и третий выход блока управления являются соответственно третьими ичетвертым выходами вычислителя 3, Устройство по п. 1, о т л и-ч а ю ш е е с я тем, что блок выбора режима выполнен на триггере и сумматоре по модулю два, выход которого соединен с первым входом триггера,входы сумматора по модулю два ивторой вход триггера являются соответственно первыми и вторым входамиблока, выход триггера является выходом блока.Устройство по п, 1, о т л ич а ю щ е е с я тем, что блок внесения поправок выголнен на ключе, элементе сравнения и генераторе элементов поля Галуа, выходы которого соединены с соответствующими первымивходами элемента сравнения, выход которого соединен с управляющим входомключа, информационные входы которогои вторые входы элемента сравненияявляются соответственно первыми ивторыми информационными входами блока, вход генератора элементов поляГалуа является тактовым входом блока, выходы ключа являются выходамиблока,5, Устройство о п, 2, о т л ич а ю щ е е с я тем, что блок управления выполнен на распределителеимпульсов;. триггере, счетчике, элементе ИЛИ и элементе И, выход которого соединен с счетным входом счетчика, выходы разрядов которого подключены к соответствующим первым входамраспределителя импульсов, выход элемента ИЛИ соединен с вторым входомраспределителя импульсов, выход переполнения счетчика соединен с первымвходом триггера, выход которого подключен к первому входу элемента И,входы элемента ИЛИ, третий вход распределителя импульсов, второй входэлемента И и второй вход триггераявляются соответственно первыми, вто.рьгм, третьим и четвертым входами блока, выходы распределителя импульсовявляются выходами блока.