Многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе

1012232 Составитель И. Хазовактор Л. Алексеенко ТехредЛ.Пекарь . Корректор О. Била аказ 2765/59 ушская наб., д.4 атент" жгород, ул. Проектна илиал ПП Тираж 704 ВНИИПИ Государственно по делам изобретен 13035, Москва, Ж, РеВШ ЮВЮШШШПодписноо комитета СССРй и открытий1012232 Фходов блока, выход входного коммутатора команды соединен с первым вхо. - дом регистра команды, второй вход и с йервого по шестой выходы явля-: ются .соответственно пятым входом, пятым, шестым, четвертым, первым , вто- рым и третьим выходами блока, а седьмой выход регистра команды соединен с первым входом выходного коммутатора команды, выход входного коммутатора словасоединен с входом регистра слова, выход которого является восьмым вйходом блока, выход входного коммутатора управления сое динен с входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного коммутатора управления являются соответственно шестым, четвертым и третьим входами блока, вторые и третьи входы выходных коммутаторов команды, слова и управления . объединены и являются соответственно вторым и первым выходами блока.3. Устройство по п, 1, о т л и ч а ю щ е е с я тем, что блок управления содержит три усилителя, пять элементов И, шесть элементов ИЛИ, семь элементов задержки, регистр кода операциипричем первые входы первого, второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усилителя являются соответственно третьим, четвертым и пятым входами блока, выход первого элемента И соединен с входом первого элемента задержки и первым входом первого элемента ИЛИ, выход которого соединен с входом. регистра кода операций, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ и входом третьего элемента задержки, выход которого соединен с первым входом третьего элемента ИЛИ, выход второго элемента И 2динены между собой шинами связи покольцу 1 .Недостатками известного устройства являются низкий коэффициент ис Пользования оборудования, определяемый ограничением связей модулей,принадлежащих одной группе, толькосвязями по кольцу и ограниченнымисвязями модулей коммутации, принадле 0 1Изобретение относится к вычислительной технике.и может быть использовано при построении высокопроизводительных многопроцессорных вы- числительных систем.Известно многоуровневое устройство для коммутации процессоров в многопроцессорной системе, содержа-, щее на каждом уровне группы модулей коммутации, соединенные. через шины связи с соответствующим модулем коммутации более высокого уровня, а модули коммутацйи Каждой группы соесоединен с вторым входом первого элемента ИЛИ и входом второго элементазадержки, выход которого соединен свторым входом второго элемента ИЛИи входом четвертого элемента .задержки, выходом соединенного с вторымвходом третьего элемента ИЛИ, выходы первого элемента задержки, второго и третьего элементов .ИЛИ, атакже регистра кода операций являются вторым, первым,.четвертым итретьим выходами блока, выход первого усилителя соединен с первымвходом пятого элемента И, выход второго усилителя соединен с первымивходами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход пятого элемента И, а также второй вход четвертого элемента И являются соответственно первым и вторым входами блока, выход третьего элемента И соединен с первыми входами четвертого ипятого. элементов ИЛИ, выход четвертого элемента И соединен с входомпятого элемента задержки, выходомсоединенного с первым входом шестогоэлемента ИЛИ,выход пятого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход третьегоусилителя соединен с входом шестого элемента Задержки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмогоэлемента задержки, выходом соединенного с третьим входом четвертогои вторым входом пятого элементовИЛИ, выходы четвертого элемента И,четвертого и шестого элементов ИЛИявляются соответственно пятым,шестым и сецьмым выходами блока,выходы пятого элемента задержки, пятого элемента ИЛИ и пятого элемьнта И являются соответственно десятым, девятым и восьмым выходамиблока, выход шестого элемента задержки является одиннадцатым выходомблока. жащих различным уровням, а также низкая живучесть вследствие того, чтонеисправность любого модуля коммутации приводит к отключению соот-.бодных модулей коммутации и процессоров и с первого по третий входами памяти занятости модулей коммутации и процессоров, с четвертого по седьмой входы и первый, второй выходы которой соединены соответственно с первого по четвертый выходами и первым, вторым входами блока управления с пятого по седьмой выходы которого соединены с вторым, третьим и четвертым входами памяти адресов свободных модулей коммутации и процессоров, пятый вход и первый, второй выходы которого соединены соответственно с третьим выходом памяти занятости модулей коммутации и первым, вторым входами блока связи, третий, четвертый и пятый входы которого соединены соответственно с восьмым, девятым и десятым выходами блока управления, с третьего по пятый входы и одиннадцатый выход которого соединены соответственно с пятого по седьмой выходами блока связи и с первым входом буферной памяти второй вход и выход которого соединен соответственно с восьмым выходом и шестым входом блока связи.Кроме того, блок связи содержит входной коммутатор команды, входной коммутатор слова, входной коммутатор управления, регистр команды, регистр слова, уСилитель, выходной коммутатор команды, выходной коммутатор слова, выходной коммутатор управления, причем входы, входных и выходы выходных коммутаторов команды слова и управления образуют группу входов и группу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команды, второй вход и с первогопо шестой выходы которого являются соответственно пятым входом, пятым, шестым, четвертым первым, вторым и третьим выходами блока, а седьмой выход регистра команды соединен с первым входом выходного коммутатора команды, выход входного коммутатора слова соединен с входом регистра слова, выход которого является восьмым выходом блока, выход входного коммутатора управления соединен с входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входывыходного коммутатора управления являются соответственно шестым, четвертым и третьим входами блока, вторые и третьи входы вйходных коммутаторов команды, слова и управления объедине ны и являются соответственно вторым :и первым входами блока.Блок управления содержит три усилителя, пять элементов И, шесть элементов ИЛИ, семь элементов задержки, регистр кода операции, причем первые входы первого, второго злемен 30 ветствующей группы модулей коммута ции. В результате уменьшается производительность системы.Наиболее близким к предлагаемому является многоуровневое устройство для коммутации процессоров в много процессорной вычислительной системе,содержащее на каждом уровне группы модулей коммутации, в каждой иэ ко торых модули коммутации соединены между собой шинами связи по принци Опу каждый с каждым, каждый модулькоммутации нижнего уровня соединен шинами связи с процессорами, а огрупп модулей коммутации объединены в блоки 2. 15Недостатками такого устройства для коммутации процессора являютсянизкий коэффициент использованияоборудования вследствие ограничений на связи между модулями, при- надлежащим разным уровням, и низкая живучесть, определяемая.тем,что выход иэ строя некоторого модуля коммутации не позволяет использовать в составе вычислительной системы соответствующую группумодулей коммутации (процессоров ).Это приводит к снижению производительности системы.Цель изобретения - повышение живучести-многопроцессорной вычислительной системы.Поставленная цель достигаетсятем, что в многоуровневом устройстве для коммутации процессоров в многопроцессорной вычислительной системе, содержащем на каждом уровнегруппы модулей коммутации, в каждой из которых модули коммутациисоединены по принципу каждый с каждым, каждый модуль коммутации нижнего уровня соединен, шинами связи .с процессорами, п групп модулейкоммутации объединены в блок, каждыймодуль коммутации каждой группы соответствующего блока каждого уровня соединен шинами связи с соответствующими модулями коммутации соответствующих групп соответствующегоблока более высокого уровня, модули коммутации каждой группы которого соединены шинами связи с соответствующими модулями коммутации всехгрупп соответствующего блока болеенизкого уровня, причем каждый модуль коммутации содержит блрк связи,память адресов свободных модулей коммутации и процессоров, блок управле.ния, память занятости модулей коммутации и процессоров, буферную память, причем группа входов и выходов блока связи соед.анена с шинами связи с процессорами либо дополнительными модулями коммутации более низкого, более высокого или этого же уровня, первые четыре выхода блока связи соединены соответственно с первым входом памяти адресов свотов И и входы первого и второго уси-лителей, вторые входы первого и второго элементов И, а также вход третьего усилителя являются соответственно третьим, четвертым и пятым входами блока, выход первого элемента 5И соединен с входом первого элементазадержки и первым входом первогоэлемента ИЛИвыход которого. соединен с входом регистра кода операций,выход первого элемента задержки соединен с первым:входом второго элемента ИЛИ и входом третьего элемента задержки, выход которого соединен с первым входом третьего элемента ИЛИ, выход второго элемента И сое динен с вторым входом первого элемента ИЛИ и входом второго элемента задержки, выход которого соединен с вторым входом второго элемента ИЛИ и входом четвертого элемента задержки, выходом соединенного свторым входом третьего элемента ИЛИ,выходы первого элемента задержки,второго и .третьего элементов ИЛИ,а также регистра кода операций являются вторым, первым, четвертым итретьим выходами блока, выход первого усилителя соединен с первымвходом пятого элемента И, выход второго усилителя соединен с первымивходами третьего и четвертого элемен тов И, второй вход третьего элемента И и второй вход пятого элемента И, а также второй вход четвертого элемента И являются соответственно первым и вторым входами блока, 35выход третьего элемента И соединенс первыми входами четвертого и пятого элементов ИЛИ, выход четвертогоэлемента И соедийен с входом пято"го элемента задержки, выходом соединенного с первым входом шестогоэлемента ИЛИ, выход пятого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход третьего усилителя соединен с входом шестого элемента задержки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмогоэлемента задержки, выходом соединенного с третьим входом четвертогои вторым входом пятого элементов 50ИЛИ, выходы четвертого элемента И,четвертого и шестого элементов ИЛИявляются соответственно пятым, шестым и седьмым выходами блока, выходы пятого элемента задержки, 55пятого элемента ИЛИ и пятого элемента И являются соответственнодесятым, девятым и восьмым выходамиблока, выход шестого элемента заявляетсй одиннадцатым выходом блока.На фиг. 1 приведена структурнаясхема предлагаемого многоуровневогоустройства для коммутации процессоров в многопроцессорной вычислитель ной системе; на фиг. 2 - структурная схема модуля коммутации, на фиг. 3 и 4 - структурная схема блока связи и функциональная схема устройства управления. такого модуля.Многоуровневое устройство для коммутации процессоровфиг. 1) содержит процессор 1, модули 2 коммутации, группы 3 модулей коммутации, блок 4 модулей коммутации, шины 5 связи, соединяющие между собой модуль коммутации и процессор, либо два модуля коммутации, принадлежащих одной группе или соседним уровням.Модуль коммутации фиг. 2) содер- жит блок 6 связи, память 7 занятости модулей коммутации и процессоров, память 8 адресов свободных модулей коммутации и процессоров, буферную память 9, блок 10 управления, шину 11, соединяющую первый выход памяти адресов свободных модулей коммутации и процессоров с первым входом блока связи, шину 12, соединяющую первый выход блока связи с первым входом памяти адресов свободных модулей коммутации и процессоров, шины 13, 14 и 15, соединяющие второй третий и четвертый выходы блока свя.зи с первым, вторым, третьим входами памяти занятости модулей коммутации и процессоров соответственно, шины 16 - 19, соединяющие выходы блока управления с первого по четвертый с входами памяти занятости модулей коммутации и процессоров с четвертого по седьмой соответственно, шины 20 и 21, соединяющие первый и второй выходы памяти занятости модулей коммутации и процессоров соответственно с первым и вторым входами блока управления, шину 22,.соединяющую третий выход памяти занятости модулей коммутации и процессоров с пятым входом памяти адресов свободных модулей коммутации и процессоров, шины 22 - 25, соединя-. ющие выходы блока управления с пятого по седьмой с входами памяти адресов свободных модулей коммутации и процессоррв с второго по четвертый соответственно, шину 26, соединяющую одиннадцатый выход блока управления с первым входом буферной памяти, ши- ну 27, соединяющую восьмой выход блока связи с вторым входом буферной памяти, шину 28, соединяющую выход буферной памяти с шестым входом блока памяти, шину 29, соединяющую второй выход памяти адресов свободных модулей коммутации и процессоров с вторым входом блока связи, шину 30, соединяющую восьмой выход блока управления с третьим входом блока связи, шины 31 - 35, соединяющие седьмой, шестой, пятый выходы и четвертый, пятый входы блока связи с пятым, четвертым, третьим вхо- . дами и девятым, десятым выходами блока управления соответственно.Блок связи фиг. 3 содержит входные коммутаторы команды 36, слова 37, управления 38, регистры команды 39 и слова 40, усилитель 41, выходные коммутаторы команды 42, слова 43, управления 44, шину 45, соединяющую выход входного коммутатора команды с первым входом регистра ко. - манды, шину 46, соединяющую выход входного коммутатора слова с входом регистра слова, шину 47, соединяющую выход входного коммутатора управления с входом усилителя, шину 48, . соединяющую седьмой выход регистра команды с первым входом выходного коммутатора команды, шины 49, 50 и 51, соединяющие выходы процессоров ,модулей коммутации 1, подключенных к входу данного модуля коммутации, соответственно с входами входных коммутаторов слова, команды, управления, шины 52, 53 и 54, соединяющие входы процессоров модулей коммутации ), подключенных к данному мо;. дулю коммутации, соответственно с выходами выходных коммутаторов команды,.слова, управления.Блок управленияфиг. 4 ) содержит однотипные усилители 55 - 57, ,элементы И 58 - 62, регистр 63 кода операции, элементы ИЛИ 64 - 69, линии 70 в . 76 задержки, шину 77, соединяющую выход усилителя 55 с первым входом элемента И 62, шины 78 и 79, соединяющие выход элемента И 58 с входом элемента 70 задержки и первым входом элемента 64 соответственно, шины 80 и 81, соединяющие выход элемента 70 задержки соответственно с входом элемента 72 задержки и первым входом элемента ИЛИ 65, шины 83 и 82, соединяющие выход элемента И 59 с входом элемента 71 задержки и вторым входом элемента ИЛИ 64, шины 84 и 85, соединяющие выход элемента 71 задержки с входом элемента 73 задержки и вторым входом элемента ИЛИ 65, шину 86, соединяющую выход элемента ИЛИ 64 с входом регистра 63 кода операции, шину 87, соединяющую выход элемента 72 задержки с первым входом, элемента ИЛИ 66, шину 88, соединяющую выходы элемента 73 задержки 73 с вторым входом элемента ИЛИ 66, шину 89, соединяющую выход элемента И 62 с вторым входом элемента ИЛИ 67, шины 90 и 91, соединяющие выход усилителя 56 с вторыми входами лементов 61 и 60 соответственно, шины 92 и 93, соединяющие выход элемента И 60 соответственно с третьим входом элемента ИЛИ 67 и вторым входом элемента ИЛИ 68, шину 94, соединяющую выход элемента, И 61 с входом элемен та 74 задержки, шину 95, соединяющцю выход элемента 74 задержки спервым входом элемента ИЛИ 69, шины96 и 97, соединяющие выход линии 75задержки соответственно с вторым5 входом элемента ИЛИ 69 и входомэлемента задержки 76, шины 98 и 99,соединяющие выход линии 76 задержкис первыми входами элементов ИЛИ 67и 68 соответственно.Работа предлагаемого многоуровневого устройства для коммутации процессоров в многопроцессорной вычислительной системе состоит в обеспечении взаимодействия процессоровпри решении одной задачи допускающей распараллеливание процесса вычисленийлибо некоторого множествазадач. Взаимодействие реализуетсяпод действием специальной операционной системы. В результате ее ра 20 боты процессоры, входящие в составсистемы, объединяются в группы,структуры которых отвечают структуре данных и операторов класса решаемых задач. Системные средства ор 25 ганизации динамических связей процессоров системы содержатся в модулях коммутации и процессорах.Работа модуля коммутации состоитв следующем. На модуль коммутацииЗО от связанных с ним процессоров поступают команды. Эти команды могутбыть двух типов, содержащие информацию о их свободе либо о запросе насвязь.Команды состоят из четырех полейА, В, С, Д, где А - поле кода команды, В - поле признака свободы процессора данного типа, С - поле адреса процессора, Д - поле управляющейинформации,40 При поступлении команды, содержащей информацию о свободе, содержимоеполей команды А и Д с выхода блока 6связи по шинам 33 и 32 связи поступает на блок 10 управления и ини 45 циирует его работу. Одновременно сэтим содержимое полей В и С по шинам13 и 15 связи поступает на память 7занятости модулей коммутации и процессоров и, кроме того, содержимое5 О поля С передается еще по каналу 12в память 8 адресов свободных модулей коммутации и процессоров. Поддействием управляющих сигналов, поступающих на память 7 из блока 1055управления по шинам 16 - 19 связи,в памяти 7 запоминается содержимоеполей В и С команды. После окончания записи в памяти 7 содержимогополей В и С выполняемой команды изпамяти 7 в блок 10 управления пошине связи 20 поступает соответствующий сигнал. В ответ на этот сигнал из блока 10 управления по шине24 связи на память 8 поступает управляющий сигнал, под действием коЬ 5 торого адрес процессора, прелоста 1012232 1055 вившего информацию о свободе, по шине 11 связи поступает в блок б связи. Одновременно с этим блок 10 управления выдает по шине 30 сигнал обокончании выполнения принятой командй. Этот сигнал через блок связи передается по адресу, хранящемуся в памяти 8, на процессор, предоставивший информацию о свободе.На этом выполнение данной командызаканчивается.1 ОПри поступлении команды, содержащей информацию о запросе на связь,так же, как и при поступлении команды, содержащей информацию о свободе, содержимое полей А и Д команды с выхода блока б связи по шинам33 м 32 связи поступает на блок 10управления и инициирует его работу,а содержимое поля С - адрес процессора по шине 12 связи из блока бпоступает в память 8. Однако, в от .личие от реализации команды о свободе, при реализации команды о запросе на связь. на память 7 передается только содержимое поля В - при,знак свободы процессора. Это содер жимое передается по шине 14 связи. В соответствии с содержимым поля Вв памяти 7 осуществляется ассоциативный поиск адресов свободных процессоров требуемого типа. Поиск адре- З 0сов выполняется под действием управляющих сигналов, поступающих из блока 10 по шинам 16, 17 и 18 связи.Если в памяти 7 занятости модулей коммутации и процессоров адрес свободного процессора найден, то этот адрес из памяти 7 по шине 22 передается в память 8 адресов свободных модулей коммутации и процессоров. Из этой же памяти 7 по 40 шине 20 связи в блок 10 управления передается сигнал об окончании ассо" циативного поиска. Под действием этого сигнала в блоке 10 управления вырабатываются сигналы, управляющие 45 обменом информацией между процессором, пославшим запрос на связь и свободным процессором, адрес которого передан в память 8.Обмен выполняется так. Из блока 50 10 управления по шине 24 связи на память 8 поступает управляющий сигнал, под действием которого адрес процессора, выставившего запрос на связь, поступает в блок связи по шине 11 связи. Из этого же блока 10 по шине 34 связи через блок б связи на процессор, выставивший запрос на связь, поступает сигнал, управляющий считыванием информации из этого процессора. Считанная ин формация через блок 6 по шине 27 связи передается в буферную память 9, Одновременно с поступлением информации в буферную память 9 через блок б по шйне 3 связи на блок 10 65,управления поступает управляющий сигнал. Под действием этого сигнала с задержкой на время, необходимое для принятия информации в буферную память 9, в блоке 10 управления формируется управляющий сигнал, поступающий по шине 25 связи на память 8 и обеспечивающий передачу адреса свободного процессора по шине 29 связи. По окончании передачи адреса свободного процессора в блок б в блоке 10 формируется управляющий сигнал, обеспечивающий передачу, первого слова и информации, записанной в буферной памяти 9, через блок 6 в свободный функциональный процессор. Этот управляющий сигнал из блока 10 поступает на буферную память 9 по шине 26 связи, а информа-. ция в блок 6 и далее в свободный процессор передается из буферной памяти 9 по шине 28 связи, Через временной интервал, необходимый для принятия в свободный процессор первого слова, блок 10 управления выдает управляющие сигналы, инициирующие считывание последующих слов информации из процессора, выставившего запрос на связь, в выбранный свободный процессор.Признаком окончания обмена, а следовательно, и команды в целом в случае удовлетворения запроса является отсутствие управляющегосиг,нала.в шине 31 связи. В случае, когда обмен не закончен, сигнал в шине 31 присутствует всегда - именно этот сигнал и инициирует дальнейшую работу блока 10 для выполнения требуемых циклов обмена.Если же запрос не удовлетворен, т,е. в памяти 7 не найден адрес свободного процессора, соответствующий сигнал поступает из памяти 7 в блок 10 по шине 21 связи. В ответ на этот сигнал блок 10 выдает управляющий сигнал, который по шине 23 связи поступает в память 8 и формирует в этой памяти адрес модуля коммутации более высокого уровия иерархии. Далее через временной интервал, необходимый для установления кода адреса в памяти 8, в блоке 10 управ,ления формируется управляющий сигнал обеспечивающий передачу адреса модуля коммутации более высокого уровня иерархии, хранящегося в памяти 8, в блок б. Этот управляющий сигнал передается по шине 25 связи, а информация об адресе передается из памяти 8 в блок б по шине 29 связи,Под действием управляющего сигнала, поступающего из блока 10 на блок 6 по шине 35 связи, команда о запросе на связь передается в модуль коммутации более высокого уровня иерархии.Процесс выполнения команды запроса на связь с модулем коммутации бо65 лее высокого уровня иерархии аналогичен уже рассмотренному процессувыполнения команды запроса на связьс модулем коммутации данного уровня иерархии. В случае окончательного отрицательного ответа модуль коммутации последнеГо уровня иерархиивырабатывает отрицательный ответ, который передается запрашиваемому модулю.Блок 10 связи работает следующимобразом.Команды от процессоров по шине 49связи через коммутатор Зб и далеепо шине 45 связи поступают в регистр 39 команды и.хранятся в этомрегистре в течение всего времени выполнения команды. Поля А и Д команды по каналам 33 и 32 соответственнопоступают в блок 10 управления. ПолеВ команды по каналу 14 поступает напамять 7. Поля В и С по шинам 13и 15 связи соответственно поступаютна память 7, а поле С по шине 12 связи поступает еще на память 8. Инициируется работа блока управления повыполнению командыПри выполнении команды, содержащей информацию о своббде процессораопределенного типа после окончанияработы памяти 7, коммутатор 44 управляющей информации производит ком.мутацию управляющего сигнала, поступающего из блока 10 управления пошине 30 связи в процессор, предста вивший информацию о свободе. Адрес:этого функционального процессорапоступает на коммутатор 44 из памяти8 по шине 11 связи,При выполнении команды запрос насвязь и случае, если в памяти 7 модуля коммутации найден адрес свободного процессора требуемого типа, происходит обмен информационнымисловами между процессором, пославшим запрос на связь, и свободным процессором. При обмене информациейуправляющий сигнал, под действиемкоторого происходит считывание. информации из процессора, выставившего запрос на связь, поступает изблока 10 управления модуля коммутации по шине 34 связи на коммутатор44. Адрес этого процессора поступает на коммутатор 44 из памяти .8 по,шине 11 связи. Сигнал, поступающийна коммутатор 44 по шине 34 связи,проходит через этот коммутатор ипо шине 54 связи поступает в требуемый процессор. Считываемое информационное слово из процессор; по каналу 50 поступает на коммутатор 37 и далее по каналу 46 в регистр 40 слова.Из регистра 40 это слово по шине 27 связи передается в буферную память 9 модуля коммутации. Одновременно с поступлением информационного слова в регистр 40 иэ процессора накоммутатор 38 по шине 51 связи поступает управляющий сигнал, которыйиз коммутатора 38 по шине 47 связипоступает на усилитель 41 и далее по5 шине 31 связи в блок 10 управления.Под действием управляющего сигнала, поступающего иэ блока 10 в буферную память 33 по шине 26 связи,информационное слово, .хранящееся в1 О буферной памяти 9, по шине 28 связи передается на коммутатор 43, с-коммутатора 43 по шине связи 53- в свободный процессор, Адрес этого процессора передается на коммутатор 43из памяти 8 по шине 29 связи,В случае, если при выполнении команды "запрос на связь" адрес свободного процессора в памяти 7 данного модуля коммутации не найден, впамяти 8 этого модуля коммутации Фор 20 мируется адрес модуля коммутацииболее высокого уровня иерархииЭтотадрес из памяти 8 поступает на коммутатор 42 по шине 29 связи. Поддействием управляющего сигнала, нос 25 .тупающего из блока 10 управления пошине 35 связи, команда "запрос насвязь", хранящаяся в регистре 39,по шине 48 связипоступает накоммутатор 42, а с выхода этого коммутатора по шине связи 52 - в модуль коммутации более высокого уровня иерархии1 Блок управления фиг. 4) рабо-,тает следующим образом.По шине 33 связи с блока б связи на элементы И 59 и 58, усилители56 и 55 поступает содержимое поля Акоманды. По шине 32 связи на элементы И 59 и 58 поступает информация по ля Д команды. При выполнении команды "информация о свободе" в соответствии с кодом выполняемой командына выходе усилителя устанавливаетсяразрешающий потенциал этой команды, 45 а управляющий сигнал проходит черезэлемент И 58. С выхода этого элемента по шине 79 связи через элементИЛИ 64 управляющий сигнал поступаетв регистр 63 и устанавливает в этом 5 О регистре код команды фчтение попризнаку". С выхода регистра 63 кодкоманды по шине 18 связи поступаетв память 7 занятости модулей коммутации и процессоров Через время Г 1элемента 70 задержки после поступления управляющего сигнала в регистр63 управляющий сигнал поступает впамять 7 по шине 17 связи, а такжепо шине 16 связи через элемент ИЛИ65. Временной интервал Т равен 60 времени, необходимому для Формирования кода в регистре 63. Через время ь через элемент ИЛИ 66 в память27 поступает сигнал по шине 19 связи начала выполнения операции в этом блоке. После окончании работыпамяти 7 в блок 10 управления1 фиг. 3 ) поступает сигнал на элементИ 62, Так как на второй вход этогоэлемента поступает разрешающий потенциал с усилителя 55, управляющийсигнал поступает в блок 6 модуля5коммутации по каналу 30, а в память8 этого модуля - через элемент ИЛИ67 по шине 24 связи Под действиемэтих сигналов в процессор, предоставивший информацию о свободе, посту"пает сигнал об окончании выполненияданной команды..При выполнении команды "запросна связь" управляющий потенциал формируется на выходе усилителя 56, а 15управляющий сигнал проходит черезэлемент И 59. С выхода элемента И 59по шине 82 связи через элемент ИЛИ64 управляющий сигнал поступает врегистр 63 и устанавливает в этомрегистре код команды "чтение по признаку". Через время Т элемента 71эзадержки управляющий сигнал поступает по шине 85 связи на элемент ИЛИ65 и, пройдя через этот элемент,в память 7 по шине 16 связи. Временной интервал Т 3 элемента 71 задержки равен временному интервалуТ элемента.70 задержки. Через время Т элемента 73 задержки черезэлемент ИЛИ 66 в память 7 по каналу19 поступает сигнал сначала выполнения операции в этом блоке. Временной интервал равен временному интервалу ь 2 .Если в памяти 2 найдено слово еданным ассоциативным признаком, вэтом блоке формируется сигнал окончания его работы, который поступаетпо шине 20.связи на элемент И 60и проходит через него, так как на 40первом входе этого элемента имеется разрешающий потенциал, формируемый на выходе усилителя 56Под действием сигнала, сформированного навыходе элемента И 60, происходит 45обмен информацией между процессоромвыставившим команду "запрос насвязь 1, и свободным процессором.Управление обменом реализуется так.Под действием управляющего сигнала,сформированного на выходе элементаИ 60, в память 8 модуля коммутациипоступает управляющий сигнал по шине 24 связи с выхода элемента ИЛИ67, а также в блок б модуля коммутации по шине 45 связи с выходаэлемента ИЛИ 68. Под действием этихуправляющих сигналов происходит считывание информационных слов из процессора, выставившего команду "зап-,рос на связь".60Одновременно со считыванием инФормации из процессора, выставившего команду "запрос на связь", управляющий сигнал поступает по шине 31связи на усилитель 57. Через вре мя необходимое для Формирования кода считанного информационного слова в буферной памяти 9( фиг.2 ), на этот блок по шине 26связи поступает управляющий сигнал. Управляющий сигнал поступает такжеГв память 8 модуля коммутации с выхода элемента ИЛИ 69 по шине 25 связи. Под действием управляющих сигналов, поступающих по шинам 25 и 26связи, происходит передача информации из буферной памяти 9 модуля коммутации в свободный процессор, удовлетворяющий запрос.Через временной интервалнебфобходимый для передачи информационного слова из буферной памяти 9 всвободный процессор, управляющие сигналы с выходов элементов ИЛИ 67 и 68по шинам 24 и 34 связи соответственно снова поступают на память 8 иблок 6 связи модуля коммутации дляорганизации нового цикла обмена информацией между процессором, выставившим запрос на связь, и свободнымпроцессором, удовлетворяющим этотзапрос.Признаком окончания цикла обменаинформации является отсутствие управляющего сигнала, приходящего изпроцессора по шине 31 связи.Если же в памяти 7 не найдено слово, удовлетворяющее требуемому признаку опроса, в этом блоке вырабатывается управляющий сигнал, поступающий на элемент И 61. Так как на первом входе этой схемы имеется разрешающий потенциал этот потенциал поступает с выхода усилителя 56 по шине91 связи ), на выходе элемента И 61формируется управляющий сигнал. Этотуправляющий сигнал поступает по шине 23 связи в память 8 и устанавливает в этой памяти код адреса модуля коммутации более высокого уровня иерархии. Через время Г элемента 74 задержки управляющий сигнал поступает в блок б модуля коммутации по шине 35 связи, а по каналу 25 в память 8 этого процессора; Временной интервал, необходим для формирования в памяти 8 кода адреса модуля коммутации более высокого уровня иерархии.1Под действием управляющих сигналов, поступающих по шине 25 связи в память 8 и по шине 35 связи - в блок б, данный модуль коммутации посылает команду "запрос на связь" в модуль коммутации более высокого уровня иерархии.Изобретение позволяет получать следующие преимущества.Применение предложенных межуровневых связей между модулями коммутации при выходе из строя модуля коммутации некоторого уровня иерархии позволяет испольэовать равноценный по числу пересылок вариантсвязи процессоров вычислительнойсистемы посредством модуля коммутации, принадлежащих этому же уровню, И результате повышается живучесть систеьы.Воэможность использования нескольких равноценных по числу пересылок вариантов связи процессоровпосредством модулей коммутации,принадлежащих соответствующим группам различных уровней иерархии, повышает степень распараллеливаниявычислительного процесса и, такимобразом, приводит к увеличению коэффициента использования оборудования,Применение модуля коммутации, содержащего память адресов свободныхмодулей коммутации, и процессоровв сочетании с нелинейной памятью занятости модулей коммутации и процес соров повышает функциональные возможности коммутации процессоров, а.также расширяет возможности распараллеливания процесса решения вычислительных задач, приводит к увеличению о коэффициента использования оборудования,Указанные преимущества приводят к повышению. производительности и работоспособности вычислительных систем.