Устройство для обмена информацией

ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветеникСоцидпмстнчееннхреспубпнк.Р, Я, щ,.тм . Днепродзержинскнй ордена Трудового Красного 3 намййъ;",;, индустриальный институт им. М.И. Арсеничева и Начав="- исследовательский центр электронной вычислительной техники(54) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ. 1Изобретение относитя к вычислительной технике и может быть использованодля передачи информации между элементами вычислительных систем,Известны устройства для сопряжения5оперативной памяти с устройством управления мультипроцессорной ВМ, содержащее коммутаторы информации и адреса,блок хранения адресов, блок управления,блок хранения сопровождающей информации, регистры, формирователи, дешифратор и схему сравнения 13.Недостаток этих устройств состоит вограниченной области применения.Наиболее близким к предлагаемомуявляется устройство для обмена информациейсодержащее блок выделения разрешенных обращений, соединенный с первой группой входов устройства, коммутатор, соединенный с второй группой входов и группой выходов устройства, первый, второй и третий выходы блока выделения разрешенных обращений соедине.ны соответственно с первым, вторым и третьим входами блока дешифрации тре буемых соединений, выход которого соединен с первыми входами блока приоритета .и блока шифрации возможных соедтенений, соединенного выходом с первым входом регистра, выход которого соеди нен с вторым выходом устройства и управ ляющим входом коммутатора, выходы блока управления соединены соответствен но с вторыми входами регистра, блока приоритета и блоков шифрации и дешифрации возможных соединений, выход блока приорйтета соединен с третьим входом блока шифрации возможных соединений, выход которого подключен к входу блока выделе ния разрешенных обращений 21,Недостаток известного устройства состоит в больших затратах оборудования и ограниченной области прттменения, обуслов ленной трудностями наращивания числа абонентов устройства.Бель изобретеатя - сокращение .аппаратурных затрат,3 9550Поставленная цель достигается тем, что в устройство, содержащее коммутатор, группы информационных входов и выходов которого являются соответственно группами информационных входов и выходов устройства, блок выбора приоритета, соединенный группой информационных входов с группой выходов блока дешифрации требуемых соединений, и блок информации возможных соединений, введен ре гистр адреса, причем группы информационных и управляющих выходов блока выбора приоритета подключены соответственно к группе адресных входов коммутатора; и первым разрядам группы информационных 15 выходов устройства, а первый и второй управляющие входы - соответственно к входу сборки и входу разборки устройства, группа адресных входов устройства подключена к группе информационных вход дов блока дешифрации требуемых соединений и группе ийформационных входов блока шифрации возможных соединений, груп-. па выходов которого соединена с группой управляющих входов блока дешифрации тре- буемых соединений, синхронизирующий вход - с первым входом синхронизации уройв, а информационный вход - с выходом регистра адреса, информационный и синхронизирующий входы которого подключены соответственно к адресному и второму синхронизирующему входам устройства, а также тем, что блок шифрации возможных соединений содержит распределитель, соединенный тактовым вхо дом с синхронизирунлцим входом блока, а группой выходов - с группой входов дешифратора состояний распределителя, о групп схем сравнения, и групп триггеров и и элементов И, причем единичные- 46 входы триггеров 1 -ой группы ( 1 = 1,п соединены с выходами соответствующих схем сравнения той же группы, единичные выходы - с соответствующими информационными входами-го элемента И,45 а нулевые входы - с управляющими входом и выходом распределителя, первые и вторые информационные входы схем сравнения-той группы соединены соответственно с 1 -тым входом группы информационных входов блока и соответствук- щими разрядами информационного входа блока, а управляющие входы с группой выходов дешифратора состояний распределителя, выходом соединенного с управ ляюшими входами элементов И группы и тем, что блок выбора приоритета содержит п узлов приоритета, соединенных соответственно информационными и двумя 14управляющими входами с группой информационных входов блока и первым, и вторым управляющими входами блока,групп триггеров и щ групп элементов И,причем входы и выходы триггеров 1 -ойгруппы (1 = 1,о ) соединены с группойвыходов и группой входов-го узлаприоритета, управляющий выход и третийуправляющий вход которого соединенысоответственно с первым входом первогоэлемента И и первым выходом второгоэлемента И 1-ой группы, первый входкоторого соединен с вторым управляющимвходом блока, а второй вход - с выходом первого элемента И 1-ой группь,и 1-тым выходом управляющих выходов блока, второй вход второго элемента И-ой группы подключен к первому управляющему входу блока,На Фиг. 1 представлена блок-схемапредлагаемого устройства; на фиг. 2 схема работы устройства в мультипроцессорной системе; на фиг. 3 - алгоритмсинхронизации системы и устройства приустановлениях и разрывах соединений; наФиг 4 - Функциональная схема узла приоритета,Устройство содержит (Фиг. 1 ) коммутатор 1, включающий матрицу ключевыхэлементов И 2, блок 3 выбора приоритета, состоящий из триггеров 4 групп,узлов 5 приоритета и элементов И 6 и7 групп, блок 8 шифрации возможных соединений, блок 9 дешифрации требуемыхсоединений грутшу 10 адресных входов,устройства входов 1 1 сборки и разборки1 2 устройства, группу из и информационных входов 1 3 устройства по Х -разрядов каждый, группу из т информационныхвыходов 14 устройства по Р разрядовкаждый, регистра 1 5 адреса, адресныйвход 1 6, синхронизирующие входы 1 7 и1 8 устройства.Блок 8 шифрации возможных соединений включает распредечитель 19, дешифратор 20, л групп схем 21 сравнения итриггеров 22, группу И 23 элементов.В примере использования устройства вмультипроцессорной системе (фиг, 2) показаны процессоры 24 и блока 25 памяти, причем процессоры 24 объединены всекции 26, а блоки 25 памяти в секторы27, Группы информационных выходов 28процессора и входы 29 блоков 5 памяти соединены с группами информационныхвходов 13 устройств (модулей) 30 обменаПроцессоры 24 соединены при помощи шин 31 - 33 управляющими входами 11 и 12 и сннхроннзируюшим входом18 устройства 30, а также между собой .с помощью межсекционных шин 34 и внутрисекционных шин 35 синхронизации.Каждый узел 5 синхронизации (аляслучая н =4) содержит (фиг. 4) элементы И 36 - 42, элементы ИЛИ 43 и44, элементы И 45 - 48, элементыИЛИ 49, элемент 50 задержки, элементИ 51, триггер 52, элементы ИЛИ 53 -56 и элементы И 57,10Устройство работает следующим образом,Каждое устройство 30 предназначено для коммутации Р информационныхразрядов отисточников на т приемников, В рассматриваемом примере источниками являются процессоры 24, а приемниками - блоки 25 памяти, а передачаинформации осуществляется от процессоровк блокам памяти. Для двунаправленного 20обмена, требующего передачи информациии отоблоков памяти в процессоры, устанавливаются дополнительные устройства 30с обратным направлением передачи покоммутируемым шинам, управление которых осуществляется также от процессоровпо тем же управляющим входам (не показаны).Каждый модуль 30 коммутирует ровно8 разрядов. В случае, если разрядность 30процессора превышает число Г , то расширение числа коммутируемых шин осуществляется установкой дополнительньхмодулей 30, причем адресные 10, синхрэнизируюшие 18 входы и входы 11 сборки 55и разборки 12 дополнительных модулейсоединяются с одноименными входами основного, информационные входы 13 - сразличными непересекающимися разрядными шинами 28 процессора 24, а информа ционные выходы 14 - с различными непересекающимися шинами соответствующего блока памяти. На фиг, 2 показан вариант включения модулей 30 аля каждойпары процессор 24 - блок 25 памяти,что обеспечивает коммутацию шин и передачу 0 , -разрядного слова.При генерации системы в регистр 15по входу 17 вводится адрес блоков 25памятй, которые обслуживает данная гру 3.па модулей.При обращении к конкретному блоку 25процессор устанавливает на вхоае 1 3информационное слово, а на входе 10 -адрес блока 25. Блок 8 определяет, возмож 55но ли соеаинение запросившего процессорас необходимым ему блоком памяти черезданный модуль. Если адрес требуемогоблока памяти совпадает с айресом, сойер 5 955014 6жащимся в регистре 1 5, то на одномиз выходов, а именно на выходе, соответствующем номеру .требуемого блока 25в данном секторе, появляется сигнал.Этот сигнал транслируется в соответствующий процессору аешифратор 9, с выходакоторого сигнал поступает на один извходов узлов 5. Возможно одновременноеобращение нескольких процессоров 24 одного сектора к одному и тому же блоку 25памяти, При этом на выходе блока 8 появится несколько сигналов. Если хотя бы два ад. реса от процессоров на вкоаах 10 совпадают, то на один и тот же узел 5 поступят сигналы запроса. Узел 5 выделит иээтих запросов старший и включит соответ.ствуюший триггер 4, сигнал с выходакоторого разрешит установление соединения между процессором и блоком 25через группу ключевых элементов И 2.Если несколько процессоров одновременно обращаются к разным блокам памяти, то каждый из узлов 5 включит соответствующие триггеры 4 и разрешит установление требуемых соединений.В примере (фиг. 4) конструктивнаяреализация блока 8 соответствует случаю многоступенчатой работы блока 8,1что позволяет сократить объем регистра1 5 и число шин адресного входа 10.Адрес, содержащийся в регистре 15, сопоставляется. в схемах 21 сравнена садресом на вхоаах 10, причем каждаясхема 21 сравнения одной группы ориентирована на анализ одного и только одного Р-разрядного кода, появляющегося накаждом такте на входе 10. Процесссинхронизации процессора и выбор адресав блоке 8 осуществляется следующим образом,Если в некоторый начальный моментвремени один или группа процессоров 24секции начали устанавливать связь сблоками 25 памяти, то шина 35 становится активной и потенциал на ней в следующий момент времени не позволитостальным неактивным процессорам начать также поиск соединительных путей(фиг. 3), Это время равно у+1 тактам, в течение которых активные процессоры формируют импульсы на шиве 33,связанной с входами 18 модулей, гдеу - число секций процессоров, ачисло ступеней расшифровки адреса, Попервому импульсу на входах 18 активныепроцессоры секции формируют Р -раэ -рядный код на выходах 28, связанныхс входами 10 модулей. Таким образом,импульс с входа 18 в каждом модуле7 958014 8запишется в первый разряд распредели- Сообщением или началом этого процессателя 19 и возбудит первый выход дешиф цля них явится активизация шины 34ратора 20, потенциал с которого под- (фиг. 3), возбуждение которой осуществитготовит в первые схемы 21 сравнения любой активный процессор. Тогда активными или обменными процессорами в сек 5Первый элемент кода адреса на входах циях воэбуаятся шины 31, Импульс с10 сравниваешься на схемах 21 сравне- каждой из них поступит на входы 12.ния с первым рразрядным фрагментом Со входа 12 в каждом моцуле сигнал прикода в регистре 15, Если он совпадает. дет на узлы 5,то перебросятся в единичное состояниеФиксация соединения произойдет тольсоответствующие триггеры 22 . Далее ко после переключения в узле 5 (фиг. 4)1повторому импульсу на входах 18 актив- одного из триггеров 4 в единичное состояные процессоры формируют на тех же ши- ние, а разрыв соединения цроисхоцит принах 28, второй р -разрядный код адреса, сбросе их в нулевое состояние.который также поступает на те же са Итак, с приходом импульса на вход 12мые входы 10, При этом второй импульс возбудятся входы элементов И 37, И 39,с входа 18 изменит состояние распредели. И 40, И 42, И 45, И 47, И 48 узла 5,теля 19, вследствие чего возбудится вто- причем элементы И 37, И 39, И 42,рой выход шифратора 20, который подгото И 47 используются либо аля предваривит к работе вторые схемы 21 сравне- з тельного Разрыва соединения перед тем,ния, на которых будет сравниваться вто как постРоить новый путь, ли о когда2.б аРой Р-Разрядный фрагмент кода регистра пРоцессор закончил обмен. Тогда на вто 15 с вторым элементом коаа адреса на Рой вход одного иэ этих элементов с соотвходах 10. При совпадении этих кодов ветствующего дешифратора 9 придет отперебрасываются в единичное состояние И крьщющи их потенциал "определенные триггеры 22 . Аналогич- хода 12 пройдет через один открытыйТным образом этот процесс настройки пои, элемент И 37, И 39, И 42, И 47 и посторяется и далее, При этом выбор нуж- тупит на соответствующий вход одного изного сектора 27 произойдет на -ом такэлементов ИЛИ 53 - ИЛИ 56; Сигнал сте в момент, когда в группе (или груп ЗО элементов ИЛИ 53 -. ИЛИ 56 перебрапах) будут переброшены в единичное сос- сывает один иэ триггеров 4 в нулевоетояние все 1 триггеров 22, потенциалывыходов которых откроют соответствую- Если с данным комплектом памятищий элемент И 23. осуществляет связь процессор, имеющийВ следующий+1-й момент време более низкий приоритет, чем тот активни по сигналу на входах 1 8 с последнего ный пропессор, который собирается уставыхода дешифратора 20 сформируется по- новить новое соединение, сработает опиитенциал, который разрешит прохождение иэ элементов И 40, ИЛИ 43, И 45,через подготовленный элемент И 23 са ИЛИ 44, И 48, сигнал с которых пройкала на управляющий вход соответствую- цет через один иэ элементов ИЛИ 53 щего дешифратора 9. Далее на этот же ИЛИ 56 и перебросит в нулевое состоядешифратор 9 с активного процессора че- ние соответствующий триггер 8 (здесьрез входы 1 0 модуля поступит последний предполагается, что приоритет растет св этой серии р -разрядный код, который уменьшением номера процессора). Поэвыберет нужный блок памяти в найденном тому сигнал с выхода дешифратора 91ранее секторе за счет возбуждения соот- открывает все остальные элементы И 40,ветствующего выхоаа включенного дешиф- через элемент ИЛИ 43, элемент И 45ратора 9, Причем активные процессоры . и через элемент ИЛИ 44, элемент И 48.далее удерживают сигналы на входах 10, Далее сигнал с выхода цешифратора 91возбуждая постоянно выход дешифраторачерез элементы ИЛИ 43, ИЛИ 44 открыЯсигнал с выхода которого идет на вход вает элементы И 45, И 48, а сигнал сблока узла 5. выхода цешифратора 9 через элементЗатем активные и те обменные про- ИЛИ 44 - элемент И 48. Кроме этого,цессоры секции, которые уже веаут обмен элементы И 40, И 45, и И 48 будутинформацией с комплектами памяти, нач- . открыты только тогда, если на их последнут процессоры фиксации и разборки сое- ние входы поступит сигнал с элементаИдинительных путей (СП) в результате 50 задержки. формирование цанного сигпоочередного формирования импульсов нала происхоцит хотя бы при одном вклюна входах 11 и 12 модулей коммутатора. ченном триггере 4, единичный сигнал сединичных выходов которых приходит наэлемент ИЛИ 49 и образует потенциална входе алемента 50 задержки.Далее активными или обменными процессорами в левой крайней секции (пред- Зположим в первой 26 на фиг. 2 и 3)возбуждается шина ЗЗ, а в остальныхсекциях 261, 26 , 26 у появляетсявновь сигнал на шинах 31, Тогда, вмодулях, связанных с первой секцией 26 1 Овозбуднтся входы 11, При атом (фиг. 4)сборка соединения будет происходить следующим ббразом,Сигнал с входа 1 1 поступает предварительно на элементы И 57, И 51, ко 15торые определяют разрешение СП установленин соединения с данным блоком памяти. Так, на второй вход элемента И 57приходит высокий потенциал с нулевоговыхода триггера 52, который находится 20в нулевом состоянии тогда, когда к данному блоку 25 нет обращения со стороны процессора, находящегося в болеемладшей но номеру секции. В нашем случае в первом столбце, связанном с первой секцией, имеющей самый высокийприоритет , триггер 52 всегда будет нахо диться в нулевом состоянии. Следовательно, сигнал, пройдет через открытый алэмент И 57 и поступит на входы элемен- зфтов И 36, И 38, И 41, И 46, на вторыевходы которых поступает сигнал с соответствующего дешифратора 9. Так, еслис первого дешифратора Оприходит сигнал на элемент И 36, то на его прямом выходе появляется импульс, которыйперебросит через единичнь 1 й триггер 4,и тем самым зафиксирует соединение.Одновременно с этим на инверсном выходе элемента И 36 появится нулевойпотенциал, который поступит на входыостальных элементов И 38, И 41, И 46,и тем самым их заблокирует, Таким образом, если к данному бпоку памяти вэтот же момент попытается подключиться процессор нэ первой, секции с меньшимприоритетом, то он несможет эафиксировать соединение. Аналогичным образомнулевой сигнал с инверсного выходаИ 38 закрывает остальные элементыИ 41, И 46, а нулевой сигнал с инвероИного выхода И 41 блокирует только поо-ледний элемент И 46.После того, как будут установленысоединения для процессоров из первойсекции, в каждом узле 5 для включенных блоков памяти возбудится выход эле. мента ИЛИ 49. Сигнал с него откроетсоответствующий элемент И 6, с выхо 9 955014 10да которого сигнал возбудит, скажем выход 14 и шину 29, которая подключена к первому задействованному блоку25. Сигнал с шины 29, через выход 14в остальных модулях поступит на входыэлементов И 7, которые открыты сигналом с входа 12, так как в остальныхсекциях, кроме первой, возбуждены шины31. Теперь в них сигнал с выхода элемента И 7 поступит на второй вход И 51узла 5. На инверсном входе элементаИ 51 отсутствует сигнал с входа 11 итем самым элемент И 51 открыт и через1него перебросится в единичное состояние триггер 52, Причем переброс триггеров 52 произойдет только в тех узлах5, которые относятся к задействованному первому блоку памяти и подключенык шине 29.Потенциал с единичного выхода триггера 52 через элементы ИЛИ 53 -ИЛИ 56 перебросит триггеры 4 в нулевое состояние и тем самым отключит процессор, находящийся в секции с меныпимприоритетом и работающего с данным блоком памяти. В свою очередь, нулевой потенциал с нулевого выхода триггера 52закроет элемент И 57 и не позволит далее собирать соединение с данным блоком25 для процессоров с меньшим приоритетом в других секциях.В дальнейшем во второй секции активными или обменными процессорами возбуждается шина 33, а в остальных секциях, т. е. третьей, четвертой и т. д,- шина 31, Процессы сборки или разборкисоединения с помощью узлов 5 будут повторяться, В последней секпии 26 у в момент+возбудится только шина 33и установятся соединения для процессоров с самым низким приоритетом. После этого во всех секциях воэбудятся шины 32, сигнал с которых поступит навходы 18 модулей. В каждом модуле(фиг. 1) по этому последнему сигналув ( 1у +1)-й момент времени сформируется сигнал на последнем выходе распределителя 19. Он сбросит в нулевоесостояние все триггеры 22 и с их помощью триггеры 4 узлов 5 и сброситсясам. На этом процессы сборки и разборки соединений будут закончены, послечего снимутся сигналы со всех шин 35и 34. Таким образом, процессоры 2вновь могут начать новый цикл поискасборки или разборки соединений междупроцессорами и блоками памяти.Таким образом, предлагаемое устройство обеспечивает одновременные свйзи между различными парами вход-выход, что сокращает аппаратурные затраты и повышает его пропускную способность. Кроме того, возможность наращивания устройства путем параллельного под- б ключения отдельных модулей или комплектов модулей позволяет увеличить как разрядность коммутируемых слоев, так и число приемников и передатчиков, что обеспечивает устройству расширение об ласти применения,Формула изобретения151. Устройство для обмена информацией, содержащее коммутатор, группы информационных входов и выходов которого являются соответственно группами ин, формационных входов и выходов устрой ства, блок выбора приоритета, соединенный группой информационных входов с грутцтой выходов блока дешифрации требуемых, соединений, и блок информации возможных соединений,о т л и ч а ю щ е е -,ц с я тем, что, с целью сокращения аппаратурных затрат, в него введены регистр адреса, причем группы информационных и управляющих выходов блока выбора приоритета подключены соответственно к груп-Зй пе адресных входов коммутатора и первым разрядам группы информационных выходов устройства, первый и второй управляющие входы - соответственно к входу сборки и входу разборки устройства 3 группа адресных входов устройства подключена к группе информационных входов блока дешифрации требуемых соединений и первой группе информационных входов блока шифрации возможных соединений, группа выходов которого соединена с группой управляющих входов блока дешифрации требуемых соединений, синхронизирующий вход - с первым входом синхронизации устройства, а информационный входс выходом регистра адреса, информацион ный и синхронизирующий входы которого подключены соответственно к адресному и второму синхронизирующему входам устройства.2. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок шифрации возможных соединений содержит распреде 14 12литель, соединенный тактовым входом с синхронизирующим входом блока, а группой выходов - с группой входов дешифратора состояний распределителя, и групп схем сравнения, и групп триггеров и о элементов И, причем единичные входы триггеров 1 - й групгь 1 ( 1 =1,п ) соединены с выходами соответствующих схем сравнения той же группы, единичные выходыс соответствующими информационными входами 1-го элемента И, а нулевые входы - с управляющими входом и выходом распределителя, первые и вторые информационные входы схем сравнения-й группы соединены соответственно с 1 -м входом группы информационных входов блока и соответствующими разрядами информационного входа блока, а управляющие входы - с группой выходов дешифратора состояний распределителя, выходом соединенного с управляющими входами элементов И,3. Устройство по и. 1, о т л и ч а - ю ш е е с я тем, что блок выбора прис- ритета содержит п узлов приоритета, соединенных соответственно информационными и двумя управляющими входами с группой информационных входов блока и первым и вторым управляющими входами блока, щ групп триггеров и ю групп элементов И, причем входы и выходы триггеров 1 -й группы ( ) =1,111 ) соединены с группой выходов и группой входов-го узла приоритета, управляющий выход и тре.тий управляющий вход которого соединен соответственно с первым входом первого элемента И и первым выходом второго элемента И 1 -й группы, первый вход которого соединен с вторым управляющим входом блока, а второй вход - с выходом первого элемента 0-й группы и1 -м выходом группы управляющих выходов блока, второй вход второго элемента И ) -й группы подключены к первому управляющему входу ьлока. Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР позаявке % 2820342/18-24,кл. С, 06 Р 3/04, 1 979.2. Авторское свидетельство СССР позаявке % 2622820/1 8-24,кл, 6 06 Р 3/04, 1978 (прототип).