Устройство для суммирования фибоначчи-десятичных кодов

(54 ФИБ УМИИРОКОЛОВсится к вычислиет быть испольванных мапынах.54 535 сЖ 1 б СТРОИСТВО ЛЛЯ ЧЧИ-ЛЕСЯТИЧНИХ зобретение отн й технике и мо в специалпзир ельн та бл. б(3 б.(.2зов ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИПРИ ГКНТ СССР ОПИСАНИЕ ИЗН АВТОРСКОМУ СВИДЕТЕП(71) Специальное конструкторско-технологическое бюро 1 одуль" Винницког политехнического института(56) Авторское свидетелВ 945862, кл. Г 06 Г 7/Авторское свидетельспо заявке Н 4450608/24 кл . С 06 Р 7/49, 1988 . Цель изобретения - расширение пункциональных возможностей путем реализацииоперации вычитания Фибоначчи-десятичных кодов. Устройство содержит в каждом разряде с первого по четвертыйэлементы 17.1-17.4 запрета, с первогопо четвертый элементы И 18.1-18,4,преобразователь 19 прямого кода в дополнительный код, с первого по третийузлы 20,1-20.3 свертки, с первого почетвертый одноразрядные двоичные сумматоры 22.1-22.4, с первого по пятыйэлементы ИЛИ 23.1-235, узел 24 коррекции и узел 25 Ьормирования переносов с соответствующими связями, Осуществляется суммирование или вычитание и-разрядных Фибоначчи-десятичныхоперандов за два такта без распространения переносов между десятичными разрядами. 3 з.п,й-лы, б ил.,Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах. 5Цель изобретения - расширение функциональных возможностей путем реализации операции вычитания Фибоначчи-десятичных кодов.На фиг. 1 приведена структурная 10 схема устройства для суммирования Фибоначчи-десятичных кодов (трехразрядного)1 на фиг. 2 - структурная схема разряда устройства; на фиг.3 - функциональная схема узла обработки 15 знаков;. на фиг. 4 - функциональная схема преобразователя прямого кода в дополнительный код разряда, кроме младшего, устройства; на фиг. 5 - функциональная схема преобразователя 20 прямого кода в дополнительный код ,младшего разряда устройства; на фиг, 6 - функциональная схема узла формирования переносов.Устройстве содержит разряды 1-3 устройства, узел 4 обработки знаков, группы входов 5.1-5.3 разрядов первого слагаемого устройства, группы входов 6.1-6,3 разрядов второго слагаемого устройства, вход 7 задания вида операции устройства, группы выходов 8,1- 8.3 разрядов суммы устройства, выход 9 знака устройства, выход 10 сигнала положительного переполнения устройства, первый 11 и второй 12 входы пе реноса узла 4 обработки знаков, первые 13.1-13.3 и вторые 14,1-14.3 выходы узлов формирования переносов разрядов 1-3 устройства, первые 15.1-15.3 и вторые 16.1-16.3 входы заданиярежима 40 узлов коррекции разрядов 1-3 устройства.Разряд 1(2,3) устройства содержит с первого по четвертый элементы 17,1- 17,4 запрета, с первого по четвертый 45 элементы И 18.1-18.4, преобразователь 19 прямого кода в дополнительный код, с первого по третий узлы 20.1-20.3 свертки, выход 21 переноса узла 20.3 свертки, с первого по четвертый од- Фноразрядные двоичные сумматоры 22.1- 224, с первого по пятый элементы . ИЛИ 23.1-23.5, узел 24 коррекции, узел 25 формирования переносов, с первого по четвертый входы 26-29 и с первого5 по шестой выходы 30-35 преобразователя 19 прямого кода в дополнительный код, шестой 36, пятый 37, второй 38, первый 39, четвертый 40 и третий 41 входы узла 25 формирования переносов соответственно, выходы 42 и 43 переносов первого 20,1 и второго 202 узлов свертки.Узел 4 обработки знаков образуют первый 44 и второй 45 элементы запрета.Преобразователь 19 прямого кода в дополнительный код разряда, кроме младшего, устройства содержит с первого по третий элементы 46-48 запре" та, первый элемент И 49, с четвертого по шестой элементы 50-52 запрета, второй элемент И 53, седьмой 54 и восьмой 55 элементы запрета, третий элемент И 56, с первого по пятый элементы ИЛИ 57-61.Преобразователь 19 прямого кода в дополнительный код младшего разря 3да устройства состоит из первого элемента И 62, первого 63 и второго 64 элементов запрета, второго элемента.И 65, третьего 66 и четвертого 67 элементов запрета, третьего элемента И 68, с пятого по восьмой элементов 69-72 запрета и первого 73 и второго 74 элементов ИЛИ.Узел 25 формирования переносов содержит с первого по шестой элементы И 75-80 и первый 81 н второй 82 элементы ИЛИ, причем вход 36 узла 25 соединен с первыми входами первого элемента ИЛИ 81 и первого элемента И 75, вход 37 - с вторыми входами первого элемента ИЛИ 81 и первого элемента И 75 и первыми входами элементов И 76-78, вход 38 - с третьим входом первого элемента ИЛИ 81 и первыми входами элементов И 79 и 80, вход 39- с четвертым входом первого элемента ИЛИ .8 1 и вторыми входами элементов И 76 и 79, вход 40 - с пятым входом элемента ИЛИ 81 и вторым входом элемента И 77, вход 41 - с шестым входомэлемента ИЛИ 81 и вторыми входамиИ 78 и 82, выходы элементов И 75, 76,78, 79, 80 соединены соответственнос первым, вторым, третьим, четвертым,пятым и шестым входами второго элемента ИЛИ 82, выход которого соединен с выходом 14 узла 25, выход первого элемента ИЛИ 81 соединен с выходом 13 узла 25.В устройстве используется веса десятичных разрядов 5, 3, 2, 1Операция сложения проходит за два такта,На первом такте формируется сумма ипереносы десятичных разрядов, а навтором такте - гашение" переносовпростым прибавлением их к значениямсоответствующих сумм разрядовПриэтом предусмотрен отказ от нормализованнои Формы представления десятнчч5ных чисел и допускается значениедесятичного разряда "10" или "11".Алгоритм сложения полностью идентичен алгоритму сложения, реализованному в прототипе,Операцию вычитания иэ операнда Аоперанда В можно снести к сложению,преобразовав код операнда В в дополнительный код, как код.отрицательногочисла. Если код перанда В имеет идесятичных разрядов (с О-го по (п)-й),то и-й десятичный разряд рассматривается как знаковый,Положительные числа представляются в виде: 010 +В=010 + В;10:Огде В= 0,11 - значение 1-го десятич ного разряда числа В.Дополнительный код числа естьдополнение модуля отрицательного числа до некоторого граничного значения,превосходящего максимально возможныймодуль. При этом надо учитывать необходимость размещения отрицательныхчисел на положительном участке числовой оси для обеспечения возможностивыполнения вычислений на сумматоре.Максимально возможный модульи-/В/ =. 10 + 2 " 10 + 10Поэтому граничным числом может быть число 2 10 , но при этом воэяожно попадание отрицательных чисел в дополнительном коде в область положительных чисел. Во избежание этого за граничное число принимается величина, равная 3 1045Отрицательные числа в дополнительном коде представляются в виде:=О 50 т.е. знаковому разряду числа предварительно присваивается значение 1, а дополнительный код значащей части числа получается дополнением до210 , т.е дополнительный код 1-го 55 десятичного разряда отрицательного числа получается следующим образомЭоп орй; = 20 - й, при д = 0; бд, = 18 - й Р + Р, при 1 = 1,2,а"пргде Й , - значение 1-го десятичного1разряда прямого кода числа,ЭаоЙ - значение 1-го десятичного1разряда дополнительногокода числа;Р, - перенос иэ (1-1)-го разряда.После приведения дополнительного кода числа к нормализованному виду значение в знаковом разряде равно 2. После преобразования операнда В далее производится сложение кодов известным способом, указанным выше.Узел 4 обработки знаков предназначен для Формирования знака результата и сигнала положительного переполнения в зависимости от производимой в устройстве операции и значений сигналв переноса из старшего десятичного разряда устройства, Он реализует следующие логические Функции:- ст - сг.2 фПП =уц.ф знак результата;сигнал положительного переполнения;если производится сложениеоперандов;если производится вычитание операндов;- соответственно значенияпервого и второго переносов из старшей декады взнаковые разряды.Преобразователь 19 реализует Функции Г 1 -Гб дпя любого 1-го десятичного разряда, кроме младшего, и Функции Г -Г для младшего десятичного раз бряпа. Функции й 1-Г- значения соответственно с первого по четвертый двоичных разрядов дополнительного кода соответствующего десятичного разряда, Е- Е - то же, для мпадшего десятичного разряда, функции Г, й Г перенос в старший разряд (возникают при нормализации дополнительного кодасоответственно -гомладшего десятичных разрядов), Эти Функции заданы в табл. 1. Узлы 20.1-20.3 свертки предназначены для нормализации десятичного разряда. операнда, если его значение больше 9, т е. 10 или 11.Фиббоначчи-десятичный сумматор йредставляет собой совокупность че1649535 В табл. 3 показано какие из переносов могут возникнуть одновременно.Устройство работает следующим образом.Одновременно на входы 5 и 6 устройства поступают коды десятичныхразрядов обрабатываемых десятичныхчисел А и В. На вход 7 устройствапоступает нулевой сигнал, если числа А и В надо сложить, и единичныйсигнал, если иэ числа А надо вычестьчисло В.При сложении входных десятичныхчисел А и В, если любой десятичныйразряд любого иэ чисел А и В имеетзначение "1 О" или "11", то узлы 0.1и 20.2 свертки соответствующих десятичных разрядов производят нормализацию, в результате чего через выходы20.1 и 20,2 узлов свертки единичныесигналы переноса поступают на соответствующие входы узла 25. Если про изошла нормализация одноименных цесятичных разрядов сразу обоих чисел,то появление единичного сигнала с выхода переноса сумматора 22.4 и узла20,3 свертки соответствующего деся- .тичного разряда исключается. Затемнормализованный операнд А поступаетна соответствующие входы одноразрядных сумматоров 22, а нормализованный операнд В через элементы ИЛИ 23поступает на соответствующие входы 35одноразрядных сумматоров 22, гдепроисходит первый такт сложения.Если в результате суммирования насумматоре 22,4 возникает перенос встарший десятичный разряд, то единичный сигнал поступает на соответствующий вход узла 25. В этом случаеполученная сумма не нуждается в дальнейшей нормализации. Полученная сум ма с выходов сумматоров 22 поступаетна соответствующие входы узла 20.3свертки, где в случае необходимостипроисходит нормализация результата,в результате чего через выход узла203 свертки единичный сигнал переносапоступает на соответствующий входузла 25. Затеи результат поступаетна узел 24 коррекции, где происходиткоррекция полученного результата с л л г Л ф%ю лю лф чр -- Р Рг + РгР + РгР 2 6:Рз - перенос из второго узла20.2 свертки,"Р - перенос из первого узла 20.1свертки;Р - перенос из четвертого однобразрядного сумматора 22.4;Рб - перенос из третьего узла20.3,свертки.Несмотря на то, что в формировании переноса в последующий разряд участвуют шесть сигналов переноса из различных .узлов соответствующего разряда, величина максимального переноса в следующий разряд равна 2. Наличие одного из шести возможных перено 5 сов допускает наличие только еще одного другого переноса, иСключая полностью возникновение четырех других переносов. да. тырех одноразрядных сумматоров 22.122.4, предназначенных для суммирования двух Фибоначчи-десятичных цифроперандов А и В сОответственно с весами 5, 3. 2, 1, ооединейных междусобой цепями переносов на основанииправил суммирования, описанных вустройстве для суммирования Фибоначчи-десятичных кодов,Узел 24 коррекции предназначендля коррекции суммы, прошедшей нормализацию в узле 20.3 свертки с учетомпереносов Р и Р из предыдущего десятичного разряда устройства. Узелкоррекции может быть реализован комбинационным или на основе ПЗУ, чтоболее экономично.Карта прошивки ПЗУ приведенав табл. 2.Узел 25 формирования переносовпредназначен для формирования переносов Р и Р в последующий разряд устройства в зависимости от поступающихна его входы переносов из преобразователя 19, узлов 20.1-203. сверткии сумматора 22.4, Это комбинационныйузел, реализующий функции Р и Р,которые задаются следующими логичес-кими выражениями:Ь Аг ФФ л /Р, Р + Р + Рч, + Р + Р + Р 6 31 2. учетом переносов из младшего разряда,формируемых узлом 25 младшего разряПри вычитании из десятичного операнда А десятичного операнда В каждый1. Устройство лля суммирования Фибоначчи-лесятичных кодов, содержащее в каждом разряде с первого по 25 третий узлы свертки, с первого по четвертый одноразрядные двоичные сумматоры,. первый элемент ИЛИ, узел коррекции и узел Формирования переносов, причем первые входы групп разрядов первого слагаемого устройства соединены с входами первых слагаемых первых одноразрядных двоичных сумматоров соответствующих разрядов устройства, с второго по четвертый входы групп разрядов первого слага 35 емого устройства соединены соответственно с первыми, вторыми и третьими входами первых узлов свертки соответствующих разрядов устройства,40 с первого по третий выходы результата первого узла свертки каждого разряда устройства соединены с входами первых слагаемых соответственно второго, третьего и четвертого однораз 45 рядных двоичных сумматоров того же разряда устройства, выход переноса -го (1 = 1-3) одноразрядного двоичного сумматора каждого разряда устройства соединен с вхбдом переноса (к+1)-го одноразрядного двоичного сумматора того же разряда устройства, выходы переноса второго и третьего одноразрядных двоичных сумматоров каждого разряда устройства соединены соответственно с первым и вторым вхо- б дами первого элемента ИЛИ того же разряда устройства, выход первого элемента ИЛИ каждого разряда устрой 30 десятичный разряд последнего поступает на входы преобразователя 19 соответствующего десятичного разряда, гдепроисходит преобразование исходногокода операнда В в дополнительный кол,5Возникающие при этом единичные сигналы переносов в старший разряд с выходов преобразователя 19 поступают насоответствующие вхоль 1 узла 25, Лопалнительный кол операнда В через элементы ИЛИ 23 поступает на соответствующие входы одноразрядных сумматоров 22. Операнд А поступает на узел20. 1 свертки, в котором происходитего нормализация, и на соответству -ющие входы одноразрядных сумматоров 22. Далее аналогично, как при сложенииоперандов А и В,20Формула изобретения ства соединен с входом переноса первого одноразрядного двоичного сумматора того же разряда устройства, выходы суммы с второго по четвертыйодноразрядных двоичных сумматоровкаждого разряда устройства соединены соответственно с входами с первогопо третий третьего узла свертки тогоже разряда устройства, выход суммыпервого одноразрядного двоичного сумматора и с первого по третий выходырезультата третьего узла свертки каждого разряда устройства соединенысоответственно с инФормационнымивходами с первого по четвертыйузла коррекции того же разряда устройства, выходы узлов коррекции разрядов устройства являются группамивыходов соответствующих разрядов суммы устройства, выходы переноса с первого по третий узлов свертки и выходпереноса четвертого одноразрядногодвоичного сумматора каждого разрядаустройства соединены соответственнос входами с первого по четвертый узла Формирования переносов того жеразряда устройства, первый и второйвыходы узла Формирования. переносовпредыдущего разряда устройства соединены соответственно с. первым и вторымвходами задания режима узла коррекциипоследующего разряда устройства, о тл и ч а ю щ е е с я тем, что, сцелью расширения Функциональных возможностей путем реализации операциивычитания Фибоначчи-десятичных коцов,оно содержит узел обработки знаков ив каждый разряд устройства дополнительно введены с первого по четвертыйэлементы И, с первого по четвертыйэлементы запрета, преобразовательпрямого кода в дополнительный код ис второго по пятый элементы ИЛИ, при.чем в-е (щ = 1-4) входы групп разрядов второго слагаемого устройствасоединены с первыми входами щ-х элементов И и с инФормационными входамив-х элементов запрета соответствующихразрядов устройства, вход задания вида операции которого соецинен с вторыми входами с первого по четвертыйэлементов И, с управляющими входамис первого по четвертый элементов запрета кажцого разряда устройства ивходом задания режима узла обработкизнаков, выходы с первого по четвертый элементов И каждого разряда устройства соединены соответственно спервого по четвертый входами преобразователя прямого кода в дополнитель.ный код того же разряда устройства, с первого по четвертый выходы преобразователя прямого кода в дополни 5 тельный код каждого разряда устройства соединены с первыми входами соответственно с второго по пятый элементов ИЛИ того же разряда устройства, пятый выход преобразователя прямого кода в дополнительный код соединен с соответствующим входом узла Формирования переносов того же разряда устройства, шестой выход преобразователя прямого кода в допол нительный код младшего разряда устройства соединен с соответствующимвходом узла Формирования переносов этого же разряда, устройства, выход первого элемента запрета каждого разряда устройства соединен с вторым входом второго элемента ИЛИ того же разряда устройства, выходы с второго по четвертый элементов запрета каждого разряда устройства соединены соответственно с первого по третий входами второго узла свертки того же разряда устройства, с первого по третий выходы результата второго узла свертки каждого разряда устройства соединены с вторыми входаья соответ, ственно с третьего по пятый элементов ИЛИ того же разряда устройства, выходы с второго по пятый элементов ИЛИ каждого разряда устройства соеди иены с входами вторых слагаемых соответственно с первого по четвертый одноразрядных двоичных сумматоров того же разряда устройства, первый и второй выходы узла. Формирования переносов старшего разряда устройства соединены соответственно с первым и вторым входами переноса узла обработки знаков, первый выход которого соединен с выходом знака устройства, второй45 выход узла обработки знаков соединен с выходом сигнала положительного переполнения устройства.2Устройство по и. 1, о т л ич а ю щ е е с я тем, что узел обра ботки знаков содержит первый и второй элементы запрета, причем вход задания режима узла обработки знаков соединен с инФормационным входом первого элемента запрета и управляющим 55 входом второго элемента запрета, первый вход переноса узла обработки знаков соединен с первым управляющим входом пеРвого элемента запрета и с информационным входом второго элемента запрета, выход которого является вторым выходом узла обработки знаков, второй вход переноса и первый выход которого соединены соответственно с вторым управляющим входом и выходом первого элемента запрета.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что преобразователь прямого кода в дополнительный код разряда, кроме младшего, устройства содержит с первого по восьмой элементы запрета, первый, второй и третий элементы И, с первого по пятый элементы ИЛИ, причем первый вход преобразователя прямого кода в дополнительный код соединен с первыми управляющими входами первого, пятого и седьмого элементов запрета, управляющим входом шестого элемента запрета, первым инФормационным входЬм второго элемента запрета, инФормационным входом четвертого элемента запрета, и первыми входами первого и третьегоэлементов И, второй вход преобразователя прямого кода в дополнительный код соединен с вторым управляющим входом первого элемента запрета, управляющим входом второго элемента запрета, .инФормационными входами третьего и пятого элементов запрета, первым инФормацнонным входом шестого элемента запрета, вторым входом первого элемента И и первым входом второго элемента И, третий вход преобразователя прямого кода в дополнительный код соединен с вторыми инФормационными входами второго и шестого элементов запрета, управляющими входами третьего и четвертого элементов запрета, вторым управляющим вхо" дом пятого элемента запрета, вторыми входами второго и третьего элементов И, первым управляющим входом восьмого элемента запрета, и первым инверсным входом первого элемента ИЛИ, четвертый вход преобразователя прямого кода в дополнительный код соединен с вторыми управляющими входами седьмого и восьмого элементов запрета, третьим входом третьего элемента И и вторым инверсным входом первого элемента ИЛИ, третий вход котопого соединен с выходом первого элемента запрета, выход второго элемента запрета соединен с первыми входами второго и четвертого элемен"с13 1649535 1 Таблица ГФ ГЗ Г 2. Г, Г; Еб В+ В В В 1 Г Гз Е 2 Г Г. 0 0 01 0 11 0 00 1 00 0 10 0 О1 0 11 0 00 1 .00 00,0 01 0 1 1 1 0 1 0 1 О 1 0 1 0 1 0 1 0 1 0 1 0 1 0 С 0 0 1 1 1 1 1 1 0 0 1 0 1 О 1 0 0 1 0 0 0 1 1 0 1 1 1 0 О 1 О 1 1 1 О 1 0 1 1 О 0 О 1 0 0 0 0 О 1 1 О 1 1 1 О 0 О 0 О О О 0 1 0 1 0 О 1 0 1 0 0 1 0 01 0 1 1 1 О 1 1 О 1 1 1 1 . 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 0 1 0 1 0 0 0 0 1, 0 0 тов ИЛИ, выход третьего элементазапрета соединен с вторым входомвторого элемента ИЛИ, выходы первогоэлемента И и четвертого элемента запрета соединены соответственно свходами третьего элемента ИЛИ, выходы пятого и шестого элементов запрета соединены соответственно свторым и третьим входами четвертогоэлемента ИЛИ, выходы второго элемента И, седьмого и восьмого элементовзапрета и третьего элемента И соединены соответственно с входами пятогоэлемента ИЛ 1, выходы с первого попятый элементов ИЛИ являются соответственно пятым, первым, вторым, третьим и четвертым выходами преобразователя прямого кода в дополнительный код.4. Устройство по и, 1, о т л ич а ю щ е. е с я тем, что преобразователь прямого кода в дополнительный код младшего разряда устройства содержит с первого по восьмой элементы запрета, с первого по третий элементы И, первый и второй элементы ИЛИ, причем первый вход преобразователя прямого кода в дополнительный код соединен с первыми входами с первого по третий элементов И, с первыми управляющими входами первого, второго и восьмого элементов запрета и информационными входами третьего и пятого элементов запрета и является первым выходом преобразователя прямого кода в дополнительный код, второй вход которого соединен с вторыми входами 5 О 5 20 25 ЗО 35 первого, второго и третьего элементов И, с вторыми управляющими входамипервого, второго и восьмого элементов запрета и инАормационными входами четвертого и шестого элементов запрета, третий вход преобразователяпрямого кода в дополнительный кодсоединен с третьим входом первогоэлемента И, третьими управляющимивходами первого и восьмого элементовзапрета, инйормационными входамивторого и седьмого элементов запрета и управляющими входами третьегои четвертого элементов запрета, четвертый вход преобразователя прямогокода в дополнительный код соединенс четвертым входом первого элемента И,четвертым управляющим входом первогоэлемента запрета, управляющими входами пятого, шестого и седьмого элементов запрета и информационным входомвосьмого элемента запрета, выходывторого элемента И, третьего и четвертого элементов запрета соединены соответственно с входами первого элемента ИЛИ, выходы третьего элементаИ, с пятого по восьмой элементов запрета соединены соответственно с входами второго элемента ИЛИ, выходывторого элемента запрета, первого ивторого элементов ИЛИ, инверсный выходпервого элемента И.и выход первогоэлемента запрета соединены соответственно с выходами с второго по шестойпреобразователей прямого кода в дополнительный код.1649535 15 Т а б л ица.2 Адресные Выход ПЗУ Гд( входы л8 О О .О О 1 О О О О О О О О О О О О 1 О 1 1 О 1 О 1 О О О О О О 1 О О 1 О 1 О ,1 1 1 1 О О О 1 О О О О О О О 1 О 1 О 1 О О 1 О О 1 1 О О 1 О О О О 1 О 1 О 1 О 1 1 1 1 О О О О О . О О О 1 О 1 .1 О 1 О 1 О 1 1 1 1 О 1 О О О О 1 О О 1 О 1 О О 1 Табл и ц а