Устройство для умножения

972 СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 06 Г 7/5 ПИСАНИЕ ИЗОБРЕТЕН ВТОРС КОМ ЕЛЬСТ СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(56) Авторское свидетельство СССРУ 1282117, кл, С 06 Р 7/52, 1985.(57) Изобретение относится к вычислительной технике и может быть применено для быстрого выполнения операцийумножения и деления чисел. Цельюизобретения является расширение функциональных возможностей эа счет выполнения наряду с операцией умножения операции деления чисел. Устройство содержит блоки вычисления частных значений произведения, буферныерегистры первой и второй групп, коммутаторы первой и второй групп, блоксуммирования, регистр, сумматор,блок деления усеченных чисел и двакоммутатора с соответствующими связями, 1 з.п. ф-лы, 3 ил.399729 Составитель А. КлюевТехред Л.Сердюкова Корректор, А. Тяско Редактор А. Огар Заказ 2666/48 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д 4/5 Производственно-полиграФическое предприятие, г. ужгород, ул, Проектная, 4Изобретение относится к вычислительной технике и может быть применено для быстрого выполнения операций умножения и деления чисел (осо 5бенно эффективно его использованиев качестве элементной базы большихи сверхбольших интегральных схем).Цель изобретения - расширениефункциональных возможностей устррйства за счет выполнения операции деленияя.,На фиг. 1 приведена структурнаясхема устройства для умножения; наФиг. 2 - структурная схема блокасуммирования; на фиг, 3 - структур 1 ая схема блока деления усеченныхприсел.Устройство (фиг1) содержит ш-разрядных буферных регистров 2-2первой группы, ш К-разрядных буферных регистров 3, -3, второй группы,ш К-разрядных коммутаторов 4,-4, 25первой группы, ш К-разрядных комму 1 аторов 5-5 второй группы, блок 6суммирования, регистр 7, сумматор 8,блок 9 деления усеченных чисел, первый 10 и второй 11 коммутаторы, вход12 множимого устройства, включающийй входов 12-12, К-разрядных группразрядов множимого, вход 13 множите,ля устройства, вход 14 коррекцииустройства, вход 15 константы устройтва, вход 16 логического нуля устойс тва, в ход 17 младших ра з рядовДелимог о, первый в ход 18 з а дания реМима устройства, вход 18 входа 18устройства, второй вход 19 заданиярежима устройства, выход 20 младшейЧасти произведения устройства, выход21 старшей части произведения устройства, образованный К-разряднымивыходами 21, -21 первой группы и2К"разрядными выходами 21, -21,второйгруппы, выход 22 цифр частного устройства, выходы 23, -23 , К старшихразрядов результата блоков 1 -1 вычисления частных значений произведения соответственно, выходы 24-24,К младших разрядов результата блоков 1, -1 вычисления частных значений произведения соответственно, выз 1 оды 251 (1 = 2,3,4.,ш) младшегоразряда 1-го и выходы Кстаршихразрядов (1+1)-го буферных регист"ров 2 первой группы, выходы 26 младщего разряда 1-го и дыходы Кстарших разрядов (1+1)-го буферных регистров 3 второй группы, входы 27разрядов первого слагаемого сумматора 8, входы 28 разрядов второгослагаемого сумматора 8, выходы 29младших разрядов сумматора 8, выход30 старшего разряда сумматора 8,выходы 31 разрядов блока 9 деленияусеченных чисел, выходы 32 старшихразрядов блока 9 деления усеченныхчисел, выходы 33 первого коммутатора1 О, выходы 34 младших разрядов первого коммутатора 1 О, выходы 35 старших разрядов второго буферного регистра 2 первой группы, выходы 36старших разрядов первого буферногорегистра 3, второй группы, выход 37блока 6 суммирования, выходы 38разрядов регистра 7, вьходы 39 младших разрядов регистра 7 и входы 40старших разрядов входа 12 множимсгоустройства,Блок 6 суммирования образуют (фиг. 2) первый 41 и второй 42 сумматоры, причем вход 43 переноса первого сумматора 41 подключен к входу логической единицы устройства.Блок 9 деления усеченных чисел содержит (фиг, 3) узел 44 формирования дополнительного кода, узел 45 вычисления обратной величины, узел 46 умножения, выход 47 узла 44 и выход 48 узла 45.Блоки 1-1, предназначены для формирования частных значений произведения и все работают аналогично. Рассмотрим работу блока 1. В нем осуществляются умножение значения х-й К-разрядной группы разрядов множимого, поступающей на входы множимого блока 1 с входов 12; входа 12 множимого устройства, на значение К-разрядного кода, образованного на выходе 33 первого коммутатора О и поступающего на входы множителя блока 1 а также прибавление к значению К младших разрядов получившегося при этом 2 К-разрядного произведения значений двух К-разрядных слагаемых: первое слагаемое поступает на входы блока 1, с выхода коммутатора 4, первой группы, а второе слагаемое подается на входы блока 1; с выхода коммутатора 5; второй группы. На выходах блока 1; вычисления частных значений прбизведения образуется 2 К-разрядный результат, значение К старшихСовокупность 1-го блока 1 вычисления частных значений произведения, 1"го буферного регистра 2 первой группы, 1-го буферного регистра 3 второй группы, 1-го коммутатора 4 первой группы и 1-го коммутатора 5 второй группы может быть выполнена в виде единого модуляВ блоке 6 осуществляется суммирование хранимых в буферных регистрах 2 и 3, зчачений старших разрядов двухрядного кода текущего остатка, которые при сдвиге текущего остатка на Кразряд в сторону младших разрядов не могут быть обработа 45 разрядов которого подается на информационные входы буферных регистров 2, первой группы с выходов 23 блока 1 , а значение К младших разрядов5 этого результата поступает на информационные входы буферного регистра 3 второй группы с выходов 24; блока 1;, Каждый иэ блоков 1, - 1, вычисления частных значений произведения может быть реализован так же, как в известном устройстве, или, например, на базе серийно выпускаемого БИС-умножителя К 1800 ВР 1Коммутаторы 4, -4, первой группы 15 предназначены для передачи информации с выхода буферных регистров 2- 2 первой группы на входы первого слагаемого блоков 1, -1, вычисления частных значений произведения либо 2 О со сдвигом на К разрядов вправо (в сторону младших разрядов) при выполнении в устройстве операции умножения, либо со сдвигом влево на Кразряд при выполнении в устройстве 25 операции деления. Они работают под воздействием двух сигналов, поступающих на их управляющие входы с входа 19 устройства, Если на вход 19 устройства не подается ни один из сигналов, то на выходах коммутаторов 4,"4 образуется нулевой код. Аналогичны по построению и в работе коммутаторы 5 -5второй группы. Однако они осуществляют передачу информации35 с выходов буферных регистров 3, -3 второй группы на входы второго слагаемого блоков 1, -1, вычисления частных значений произведения или со сдвигом вправо на К разрядов при реализации в устройстве операции умножения, или со сдвигом влево на Кразряд при выполнении в устройстве операции деления. ны с помощью суммирующих цепей блока 11, В блок 6 через входы е-.о первой группы поступает и значение младших разрядов кода, образованного на выходах 34 первого коммутатора 10.Таким образом вводится коррекция в значение произведения при умножении в устройстве модуля дополнительного кода отрицательного множимого на модуль прямого кода положительного мно- жителя, Минимальная разрядность суммирующих цепей блока 6 равна двум, максимальная - К Предполагается, что в блоке 6, показанном на фиг. 2 на выходы 34 первого коммутатора 1 О подается инверсное значение младших разрядов кода, образованного на его выходах 33. Для преобразования этого обратного кода в дополнительный на вход переноса первого сумматора 41 блока 6 подается потенциал логической единицы.Сумматор 8 осуществляет преобразо- . вание к однорядному коду, например, К+5 старших разрядов (два разряда расположены слева от запятой, остальные разряды - справа от запятой) двухрядного кода текущего остатка, хранимого в регистре 6 и в буферных регистрах 2-2, 3, -3, На выходах 23 разрядов сумматора 8 образуется значение К+4 старших разрядов (один разряд слева от запятой, остальные справа от запятой) однорядного кода текущего остатка, а на выходе 30 формируется значение старшего из двух расположенных слева от запятой 1.аэрядов однорядного кода текущего остатка.В блоке 9 осуществляется деление значения старших разрядов одноряд" ного кода текущего остатка, сформированного на выходах 29 младших разрядов сумматора 8 по значению старших разрядов двухрядного кода текущего остатка, на значение старших разрядов делителя, поступающее на входы делителя блока 9 с входом 40 старших разрядов входа 12 множимого устройства. В результате на выходах 31 блока 9 формируется значение К очередных цифр частного, которое (за исключением случая, когда,на выходе 30 старшего разряда сумматора 8 образован сигнал логической единицы) либо равно истинному значению К цифр частного, либо меньше его на единицу младшего разряда с весом 2Блок 9 может быть реализован различ 1399729ными методами и средствами. На фиг. 3 показан один из вариантон реализации блока 9, в котором деление усеченных чисел осуществляется умножением значения малоразрядного делимого на5 значение старших разрядов обратной ,величины малоразрядного делителя. В этом случае на входы делимого блока 9 достаточно подавать К+4 старших,10 разрядов (один разряд расположен слева от запятой, остальные - справа) однорядного кода текущего остатка с выходов 29 сумматора 8, на выходы делителя блока 9 - К+3 старших раз 15 рядов делителя (все разряды расположены справа от запятой), а на выходах 48 узла 45 вычисления обратной величины должно формироваться значение К+2 старших разрядов обратной величины (один разряд - слева от запятой, остальные разряды - справа ,от запятой), На выходах 31 старших разрядов узла 46 умножения формируется при этом значение очередных К цифр частного.Первый коммутатор 10 н зависимости от значения управляющих сигналов, поступающих на его второй управляю" щий вход с входа 18 устройства, выполняет следующие действия: либо передает на свои выходы 33. значение К цифр частного, образованное на выходах 31 блока 9, либо передает на свои выходы 33 значение только старших разрядов К цифр частного, сформированное на выходах 32 блока 8, с одновременным заполнением младших разрядов нулями с входа 1 б устройства, либо осуществляет передачу на ныходы 33 значения константы 000и 40 01" с входа 15 устройства или значения К цифр множителя с входа 13 уст" ройстна. При этом если на выходе 30 старшего разряда сумматора 8 обра-. зования сигнал логической единицы, то первые дна действия не выполняются и на выходах 33 коммутатора 10 образуется нулевой код.Второй коммутатор 11 передает на снои выходы либо содержимое регистра 7, либо значение информации, поступающей на вход 14 коррекции устройства.Устройство (Фиг. 1) может работать в двух режимах: в режиме умножения 55 чисел и в режиме деления чисел. Рассмотрим работу устройства в режимеумножения чисел. Пусть н исходном состоянии навход 12 множимого устройства подани-разрядный код множимого, состоящийиз ш групп по К разрядов в каждой,а на входе 3 устройства присутствует значение К младших разрядов и-разрядного кода множителя,В первом такте н устройстве про"изводятся следующие действия; с разрешения сигналов на входе 8 устройства на выходы 33 первого коммутато"ра 10 с нхода 13 устройства поступает значение К младших разрядов множителя, которое далее подается навходы множителя всех блоков 1,-1вычисления частных значений произведения, на входы множимого которыхпоступают значения соответствующихК-разрядных групп множимого с входов12,-12 входа 12 множимого устройства; на вход 19 устройства сигналыне подаются, поэтому на выходах коммутаторов 4-4 , 5, -5, соответственно первой и второй групп обраэуетсянулевая информация, которая подаетсяна входы первого и второго слагаемыхблоков 1, - 1 вычисления частных значений произведения; н каждом иэ блоков 1 -1 осуществляется перемножение значений К-разрядных кодов, поступающих на их входы множимого имножителя с прибавлением к К младшимразрядам получившихся при этом 2 Кразрядных произведений двух К-разрядных произведений двух К-разрядныхслагаемых (в первом такте значенияэтих слагаемых равны нулю), при этомна выходах 23-23, блоков 1, -1, образуются значения старших К разрядових результатов, а на выходах 24, -24 - значения младших К разрядових результатов. С приходом первогоимпульса на вход синхронизации устройства (на фиг. 1 цепи синхронизации не показаны) осуществляются запись информации с выходов 23-23блоков 1, -1 п, в соответствующие буФерные регистры 2-2, первой группыи с выходов 24 -24 - в соответствующие буферные регистры 3, -Зщ второйгруппы, а также передача на вход 13устройства значения второй со сторонымладших разрядов К-разрядной группыцифр множителя, По истечении действияпервого импульса на входе синхронизации устройства первый такт работыустройства заканчинается, в резуль"тате выполнения которого в буферныхрегистрах 2, -2, 3 -3 образуется значение первого частичного произведения п-разрядного множимого на К младших разрядов множителя в двух 5 рядном коде.Во втором такте (а также и во всех других, включая ш-й такт) в устройстве выполняются в основном те же действия, что и в первом так- О те, Отличие состоит только в том, что на вход 19 устройства подается управляющий сигнал, разрешающий передачу на входы первого и второго слагаемых блоков 1, -1, через информационные входы коммутаторов 4,-4 5 -5, содержимого буферных регистров 2,-2 3, -3 , сформированного в устройстве после выполнения в нем первого такта. Так, в г-м блоке 1 вы числения частных значений произведения (г = 1,2,3ш) осуществляются умножение значения 1-й К-разрядной группы множимого, поступающего на его входы множимого с входа 12;, на 25 значение второй со стороны младших разрядов К-разрядной группы множителя, сформированное на выходах 33 первого коммутатора 10 и поступающее на входы множителя -го блока 1, а также прибавление к значению К младших разрядов получившегося при этом 2 К-разрядного произведения двух К- разрядных слагаемых: одно слагаемое поступает на входы первого слагаемого -го блока 1 через ь-й коммутатор 4 первой группы с выходов 1-го буферного регистра 2 первой группы, второе слагаемое подается на входы второго слагаемого -го блока 1 че 40 рез -й коммутатор 5 второй группы с выходов (г)-го буферного регистра 3 второй группы. Фактически во втором такте работы устройства с помощью блоков 1, -1, и коммутаторов 4 4 -4, 5, -5 осуществляются формирование значения второго частичного . произведения и-разрядного множимого К разрядов второй со стороны младших разрядов группы разрядов и-разрядного множителя и прибавлениеего к эна 50 чению первого частичного произведения, образованному в первом такте и сдвинутому на К разрядов вправо (в сторону младших разрядов).После выполнения ш-го такта в буферных регистрах 2,-2 , 3,-3 запоминаются в двухрядном коде и старших разрядов 2 п-разрядного произведения и-разрядных сомножителей, и младшихразрядов которого по К разрядов вкаждом также уже выведены через выход 20 устройства. Приведение к однорядному коду двухрядного кода истарших разрядов произведения, образованного на выходе 2 устройства,может быть осуществлено или внешними системными средствами, или посредством использования специальногои-разрядного быстродействующего сумматора, входы первого и второго сла-,гаемЫХ которого подключены к равновесовым выходам соответственно 21 -г г21 2, -21 выхода 21 устройства,Выполняя в устройстве еще ш дополнительных тактов с подачей на вход 13множителя устройства нулевого кодаможно через выход 20 вывести в однорядном коде и и старших разрядов,произведения,Если в устройстве осуществляетсяумножение чисел в дополнительном коде, то вход 14 коррекции устройстваможет быть использован для ввода впроизведение значения общей коррекции как по знаку множимого, так и познаку множителя. На последнем, (ш+1)такте умножения значение старших Кразрядов этой коррекции с входа 14устройства непосредственно передает 2ся на выход 21, выхода 21 устройства через второй коммутатор 1.Вход 14 коррекции устройства может быть использован также для выполнения округления энач ния конечного произведения беэ дополнительныхвременных затрат (в этом случаена вход 14 устройства в первом тактеего работы необходимо подать коди 0000"), а также для выполненияв устройстве более сложной операции, как, например, умножение п-разрядных сомножителей с одновременнымподсуммированием к п старшим разрядам 2 п-разрядного произведения некоторого и-разрядного слагаемого.Рассмотрим работу устройства врежиме деления чисел.Пусть делимое имеет Р(п Р с. 2 п)разрядов, а делитель и частное - пои разрядов и пусть в исходномсостоя"нии на входе 12 устройства уже присутствуют п старших разрядов делимого (младшие Р"и разрядов делимогов ходе собственного деления чисел поКразрядов в каждом такте подаются в устройство через его вход 17).Тогда в первом такте осуществляются загрузка и старших разрядов делимого в буферные регистры 3 -3, второй группы и прием на вход 12 устрой 5 с тв а з нач ения делителя (предполагается, что делитель поступает на вход 12 устройства в виде модуля его дополнительного кода, т,е. в 1 виде дополнительного кода без знакового .раз ряда). Загрузка и старших разрядов делимого в буферные регистры 3, -3 второй группы осуществляется следующим образом. Под действием управляющих сигналов на входе 18 устройст ва на входы множителя блоков 1 -1, с входа 15 константы устройства череэ первый коммутатор 10 подается ,значение К-разрядного кода "000 01", а на входы множимого блоков 20 блоков 1, "1 - значения соответству" о 1 цих К-разрядных групп делимого с входов 12,-12, входа 12 устройства, ,На вход 19 устройства сигналы не по" даются, поэтому на входах первого 25 и второго слагаемых блоков 1, -1 присутствуют значения нулевых кодов. В результате на выходах 23, -23 старших разрядов результатов блоков 1,- 1,. формируются нулевые К"разрядные 30 коды, в то время как на их выходах 24, -24, младших разрядов образуются ,значения соответствующих К-разрядных групп делимого, присутствующих на входах 12,-12 п входа 12 устройства. С приходом первого импульса на вход ;синхронизации устройства в буферные регистры 3,-3, второй группы заносится значение и старших разрядов деЛимого, а во все буферные регистры 2-2, первой группы записываются нули, Нули записываются также в регистр 7 с разрешения сигнала на вхо" де 18 (18 ) устройства. Этим же синхроимпульсом устанавливается и зна чение делителя на входе 1 2 устройства.По истечении действия первого импульса на входе синхронизации устрой" ства подготовительный этап заканчивается и начинается собственное деление, в течение 1 тактов которого фор" мируется 11 (К)+11 циФр частного1 иГ1 = 1 , где к - ближайшее целое число, большее или равное Х),Рассмотрим сначала случай, когда величина (п)/(К) является целымчислом, т.е. когда в течение 1 тактов в устройстве формируется ровно ицифр частного, В этом случае в каждом из 1 тактов собственно деления вустройстве выполняются следующиедействия: по значению старших разря"дов делителя, которые подаются навходы делителя блока 9 деления усеченных чисел с входа 40 старших разрядов 12 устройства, и по значениюстарших разрядов однорядного кодаостатка, которое поступает на входыделимого блока 9 и сформировано навыходах 29 младших разрядов сумматора 8 в результате обработки в немзначений старших разрядов двухрядногокода текущего остатка (в первом такте собственно деления в роли теку"щего остатка выступает значение делимого), на выходах 31 блока 9 образуется значение К цифр частного, которое или равно истинному значению,или меньше его на единицу младшегоразряда с весом 2 " ); с разрешениясигналов на входе 18 устройства образованное на выходах 31 блока 9значение К цифр частного передаетсяна выход 33 первого коммутатора 1 О,откуда далее поступает на входы мно"жителя блоков 1 -1 вычисления частных значений произведения и на выход 22 цифр частного устройства; спомощью блоков 1, -1 Формируется вдополнительном коде значение произведения делителя на К цифр частного(для получения правильного значенияпроизведения в дополнительном кодена входы первой группы блока б суммирования с выходов 34 первого коммутатора 10 подается значение младшихразрядов К цифр частного, дополнительный код которого и является коррекцией по знаку множимого, коррекциипо знаку множителя не требуется,так как он является положительнымчислом), а с помощью коммутаторов4,-4 , 5-5 (на их управляющиевходы с входа 19 устройства подаетсясоответетвующий сигнал), блока б суммирования и суммирующих цепей блок"ков 1 -1, осуществляется суммирование полученного в дополнительном коде произведения со значением текущего остатка в двухрядном коде,сдвинутым на Кразряд влево (всторону старших разрядов), в результате чего на выходах 23, -23, 24, -24 и 37 Формируется очередной остаток в двухрядном коде. С приходомимпульса на вход синхронизации устройства осуществляется запись очередного остатка в двухрядном коде в регистр 7 и в буферные регистры 2,-2щ 53,-3 первой и второй групп. Послеокончания действия импульса такт работы устройства заканчиваетсяПосле выполнения 1 тактов на выходе 20 и на выходах 21, -21, 21, -21 выхода 21 устройства образуетсязначение окончательного остатка вдвухрядном коде. В режиме деления нагвыходы 21, через второй коммутатор11 передается значение содержимогорегистраОбразование в. устройстве конечного значения п-разрядного частного позначениям К цифр частного, получаемымво всех тактах собственно деления иподаваемым на выход 22 устройства,может быть выполнено в соответствиис основным алгоритмом с помощью,например, накапливающего сумматора.Для этого могут быть также привлечены и некоторые внешние системныесредства, позволяющие выполнять операцию суммирования, Старшая из Кформируемых в текущем такте цифрчастного является корректирующей длячастного, полученного на всех предыдущих тактах и сдвинутого на Краз"ряд в сторону старших разрядов,Сформированное таким образом и. -разрядное частное (один разряд расположен слева от запятой, остальныеразряды - справа от запятой) илиравно истинному значению, или меньшеего на единицу младшего разряда свесом 2 " 1 . Получение точного зна 40чения и-разрядного частного можетбыть обеспечено очевидным путем (посредством, например, пробного вычитания соответствующим образом сдвинутого делителя) с помощью специаль"45ных или системных средств. Если величина (и)/(К) не является целым числом, а значение остатка необходимо получить для и-раз 50 рядного частного, то в последнем иэ 1 тактов собственно деления на выход 33 первого коммутатора 10 с выходов 32 блока 9 передается значение такого числа старших разрядов К-разрядного частного, которое обеспечивает по 55 лучение значения и-разрядного част" нога. Для этого на второй управляющий вход первого коммутатора 10 с входа 18 устройства подаются соответствующие управляющие сигналы,Так как на формирование К цифр частного и остатка требуется примерно в два раза больше времени, чем на обработку в устройстве К цифр множителя, то для эффективной загрузки устройства целесообразно использовать две серии синхроимпульсов, поступающих на вход синхронизации уст" ройства. Первую из этих серий, например, с периодом Т можно использовать в режиме умножения чисел, а вторую серию, например, с периодом 2 Т - в режиме деления чисел.Формула изобретения1, Устройство для умножения, содержащее ш К-разрядных блоков вычисления частных значений произведенияч пг(ш = -где и - разрядность множи 1 кмого; К - целочисленная переменная, принимающая значения в пределах 2 К и/2; Х- ближайшее целое число, .большее или равное Х), ш, К-раз- рядных буферных регистров первой группы, щ К-разрядных буферных регистров второй группы и сумматор, причем вход множимого -го блока вычисления частных значений произведения (1 = 1,2,3ш) соединен с входом -й К-разрядной группы входа множимого устройства, выходы К старших разрядов результата -го блока вычисления частных значений произведения соединены соответственно с входами разрядов -го буферного регистра первой группы, выходы К младших разрядов результата -го блока вычисления частных значений произведения соединены соответственно с входами разрядов -го буферного регистра второй группы, выходы буферных регистров первой группы образуют первую группу выходов выхода старшей части произведения устройства, выходы буферных регистров второй группы, кроме выхода младшего буферного регистра, являются выходами второй группы выхода старшей части произведения устройства, выход младшего буферного регистра второй группы соединен с выходом младшей части произведения устройства, входы разрядов первого сла- . гаемого сумматора, кроме старших, соединены соответственно с выходам.разрядов первого буферного регистра и с выходами старших разрядов второго буферного регистра второй группы, входы разрядов второго слагаемого сумматора соединены с выходами младших разрядов первого буферного регистра, с выходами разрядов второго буферного регистра и с выходами старших разрядов третьего буферного реги стра первой группы, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения операции деления, оно содержит т К-разрядных коммутаторов5 первой группы, ш К-разрядных коммутаторов второй группы, блок суммирования, регистр, два коммутатора и блок деления усеченных чисел, причем выходы разрядов -го буферного реги 20 стра первой группы соединены с инфор" мационными входами первой группы 1.-го коммутатора первой группы, информационные входы второй группы которого соединены с выходом младшего разряда (д+1)-го и с выходами Кстарших, разрядов (12)-го буферных регистров первой группы, информационные входы второй группы, кроме входа старшего разряда, (ш)-го коммутато 30 ра первой группы и информационные входы второй группы ш-го младшего коммутатора первой группы объединены и соединены с входом логического нуЛя устройства, информационные входыФ первой группы -го коммутатора второй группы соединены с выходами разрядов (-1)-го буферного регистра Второй группы, информационные входы Второй группы -го коммутатора второй группы соединены с выходом младшего разряда -го и с выходами КСтарших разрядов (+1)-го буферных регистров второй группы, Кмладших информационных входов второй группы ш-го коммутатора второй группы соединены с входом младших разрядов делимого устройства, информационные входы первой группы старшего коммугатора второй группы соединены с входом коррекции устройства, выход -го коммутатора первой группы соединен С входом первого слагаемого д-го блока вычисления частных значений произведения, вход второго слагаемо- о которого соединен с выходом -го 55 коммутатора второй группы, вход де" Лителя блока деления усеченных чисел соединен с входами старших разрядов входа множимого устройства, вход делимого блока деления усеченных чиселсоединен с выходами младших разрядовсумматора, выход старшего разряда которого соединен с первым управляющимвходом первого коммутатора, второйуправляющий вход которого и вход установки в 0 регистра соединены спервым входом задания режима устройства, выходы разрядов блока деленияусеченных чисел соединены с информационными входами первой группы первого коммутатора, выходы старшихразрядов блока деления усеченных чисел соединены со старшими информационными входами второй группы первогокоммутатора, младшие информационныевходы которой соединены с входом логического нуля устройства, информационные входы третьей группы первогокоммутатора соединены с входом константы устройства, вход множителяустройства соединен с информационными входами четвертой группы первогокоммутатора, выход которого соединенс входами множителя блоков вычисления частных значениИ произведения иявляется выходом цифр частного устройства, выходы младших разрядов первого. коммутатора соединены с входамипервой группы блока суммированиявходы второй и третьей групп которого соединены с выходами старших разрядов второго буферного регистра первой группы и первого буферного регистра второй группы соответственно,выход блока суммирования соединен синформационным входом регистра, выходы разрядов которого соединены с информационными входами первой группывторого коммутатора, информационныевходы второй группы которого соединены с входом коррекции устройства,выходы разрядов второго коммутаторасоединены с К старшими, выходами второй группы выхода старшей части произведения устройства, выходы младшихразрядоврегистра соединены соответственно с входами старших разрядовпервого слагаемого сумматора, управляющие входы второго коммутатора икоммутаторов первой и второй группсоединены с вторым входом задания режима устройства. 2, Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок деления усеченных чисел содержит узелформирования дополнительного кода, узел вычисления обратной величины и узел умножения, выходы которого являются выходами разрядов блока де 5 лення усеченных чисел, вход делителя которого соединен с входом узла формирования дополнительного кода, выход которого соединен с входом узла вычисления обратной величины, выход которого соединен с входом первого сомножителя уэла умножения, вход второго сомножителя которого соединен свходом делимого блока деления усеченных чисел.