Коммутатор

СОЮЗ СОВЕТСКИХСООИАЛИСТИЧЕСНИХРЕСПУБЛИН А 1 Н 04 Е 11/04 ГО ЩФпр 1писдние изовретеНир 8 ТОРСНОМУ С ЕТЕЛЬ едиас- ав ог ных манд. 2 з.п. ф-лы,СУДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(71) Рижское производственное обнекие ВЭФ им, В.И.Ленина(56) Патент ФРГ Иф 3109808,кл. Н 04 (1 11/04, 1979.Коммутатор РЕВ 2040, - Электника, 1982, В 24, с, 16-18.(57) Изобретение относится к авттической коммутации и может бытьпользовано в цифровых электронныхтоматических телефонных станцияхпостроения цифрового коммутационполя,а также в сетях передачи даЦель изобретения - повышение над ности и пропускной способности и упрощение работы коммутатора. Для достижения цели в устройство введены блок приема команд 26, блок передачи команд 27, два дешифратора 19, 20, буферный регистр 21, два регистра 22, 23, мультиплексор 24, элемент И 25, Блок приема команд 26 содержит память входных команд, память активности входных трактов, память указателей, два регистра, два мультиплексора, два дешифратора, триггер, два элемента ИЛИ, три элемента И. Блок передачи команд 27 содержит память выходных команд, память указателей, триггер., мультиплексор, регистр, эле мент ИЛИ, три элемента И. Коммутатор работает в трех режимах: в режиме коммутации информации, в режиме при ема команд, и в режиме передачи ко 4 ил.1389011 ие 4 Составитель В Грачевктор Н,Киштулинец Техред л,олийиьи Кор М, Иаксимишин Заказ 1586/ ог Ий 5 а Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,З 7 30 7 Тираж 660 ВНИИПИ Государстве по уделам иэобрет 13035, Иосква, Ж, Подпис комитета СССР открытий кая наб д.Изобретение относится к автоматической коммутации и может быть использовано в цифровых электронных автоматических телефонных станциях(ЭАТС) для построения цифрового коммутационного ноля (ЦКП), а также всетях передачи данных.Цель изобретения - повышение надежности и пропускной способности и 10упрощение работы коммутатора.На фиг. 1 изображена блок-схемакоммутатора; на фиг, 2 - схема блокасинхронизации; на фиг. 3 - схема блока приема команд; на фиг. 4 - схема 15блока передачи команд.На фигурах изображены: информационные входы 1 коммутатора, выходы 2коммутатора, шина 3 обмена с ЭВИ,входы 4 синхронизации коммутатора, 20последовательно-параллельные преобразователи 5, параллельно-последовательные преобразователи 6,речеваяпамять,7, память 8 соединений, первый мультиплексор 9, блок 10 сопряжеиия, блок 11 синхронизации, счетчики12,-12 , сумматоры 13,-13 , регистр14, триггер 15, формирователь 16,элементы И 17, - 17, элемент НЕ 18, первый дешифратор 19, второй дешифратор 3020, буферный регистр 2 1, регистры22 и 23, второй мультиплексор 24,элемент И 25, блок 26 приема команд, блок27 передачи команд, шина 28 данных,информационный вход 29 блока 26,синхровыход 30 блока 11, тактовые выходы31-33 блока 11, управляющий выход 34блока 27, вход 35 разрешения блока27, адресный выход 36 блока 10, информационный вход - выход 37 блока 4010 - управляющие входы 38 и 39 чтения блока 26, управляющий вход 40блока 27, выход 41 записи дешифратора 20, выход 42 номера тракта блока11, выход 43 загрузки блока 11, выходы 44 и 45 записи чтения блока 10,мультиплексор 46, мультиплексор 47,память 48 активности входных трактов, память 49 входных команд, память50 указателей, дешифраторы 51 и 52,элементы И 53-55, элементы ИЛИ 56 и5057, триггер 58, регистры 59 и 60,мультиплексор 61, память 62 указателей, память 63 выходных команд,элементы И 64-66, элемент ИЛИ 67, триг-гер 68, регистр 69,Коммутатор работает следующим образом. Последовательно-параллельные преобразователи 5 и параллельно-последовательные преобразователи 6 обеспечивают прием последовательной ин-,формации с входных портов, представляющих собой уплотненные линии связи, и передачу на выходные порты.Всяпроцедура приема и передачи информации протекает синхронно в соответствии со структурой цикла работы коммутатора.В случае 16-ти портов имеем 512трактов, которые обслуживаются за125 мкс. На вход дешифратора 19 поступает номер обслуживаемого порта, всоответствии с которым он инициируетсоответствующий преобразователь.Дешифратор 19 вырабатывает импульсы в преобразователи 6 и сигналы разрешения выходов преобразователей 5 всоответствующих циклах,Совокупность блоков 7, 8, 9, 22и 24 образуют основу коммутатора безблокировок, которая осуществляет процесс коммутации информации, причемлюбой входной тракт может быть скоммутирован на любой выходной тракт,Память 8 содержит информацию окоммутации, Оно обеспечивает выдачуадресной информации (через регистр22 и мультиплексор 9) на адресныевходы речевой памяти 7, обеспечиваяотображение: выходной порт, выходнойканал - входной порт, входной канал,В один из разрядов памяти 8 записывается информация о проключении данного тракта: " 1" - тракт проключен,"0" - не проключен. Запись в память7 осуществляется по адресу, поступающему с блока 11, а чтение - по адресу, который находится в регистре 22,Таким образом, информация из преобразователя 5 в соответствующем цик.ле записывается в память 7, а затемсчитывается из него в соответствую-,щий преобразователь 6 в другом цикле. Тем самым обеспечивается коммутация информации с определенноговходного тракта на определенный выходной тракт,Изменение содержимого памяти 8 - управляющий микропроцессор может осуществлять через блок 10. Мультиплексор 24 обеспечивает передачу либо текущегЬ номера порта и канала с выхода блока 11, или адреса, поступаю 1389011щего от микрокомпьютера через блок10 сопряжения.Регистр 22 обеспечивает хранениеадреса для памяти 7, считанного предварительно из памяти 8,С - номер канала, Р - номер порта,С - 1 для РФОСдляРОПодача на памяти 7, 8 (как и наостальные) не номера тракта Р, С, аР,С+1 или Р,С 01 и т.д. обеспечивают аппаратное приведение к единомуотсчету относительно входов 1 и выходов 2 устройства, Смещениесвязано сзадержками информации при прохождении через блоки коммутатора. Еслиэтого не делать аппаратно, то управляющий микрокомпьютер должен программным способом обеспечить приведениек единому отсчету циклов, т.е., посылая какую-либо команду в канал С,записывать ее не по адресу С,Р, апо такому адресу, при котором на выход 2 коммутатора она поступает имен но в момент С. Например, если на выходах 2 устройства поступает инфоомация 0-го канала (С = 0), то в этотмомент чтение памяти 8 производитсяпо адресу Р,С+1, т.е. для С=1. Таким образом, в преобразователи 6 поступает информация 1-го канала, которая из него выводится в момент С=1,Смещение Рсвязано с наличиемрегистра 23, задерживающего информацию на 1 временной интервал.35Предполагается, что выход 42 номера тракта блока 11 содержит всенеобходимые сигналы, который поступают на соответствующие блоки (24,9, 46, 47, 61).Блок 11 синхронизации вырабатывает сигналы на выходах 31, 32, 33(сигналы действия такта Т 1, Т 2, ТЗсоответственно) для синхронизации45работы коммутатора. Кроме того, блок11 формирует сигнал на выходе 30 исигнал загрузки на выходе 43,фкоторый действует в цикле Р=О в моментдействия такта ТЗ,50 формирователь 16 включает счетчики 1212 . Триггер 15 обеспечивает деление на 2 сигнала 8192 кГц с входа 4 коммутатора, Элементы И 17-17 з формируют сигналы синхронизации на55 выходах 31., 32, 33. Счетчики 1212, сумматоры 1313 и регистр 14 обеспечивают получение требуемых для коммутатора значений номера каналаи порта С, С+1, С 01, Р, Р.Блок 10 обеспечивает сопряжениекоммутатора с шиной 3. Дешифратор 20обеспечивает формирование сигналовчтения информации иэ блоков 26 и 27и записи в память 8,Регистры 21, 23 и 69 обеспечиваютразвязку с шиной 28, связанной с преобразователями 5 и 6.Наличие развязанных выходов памятей 7 и 63 позволяют снизить требование по быстродействию используемых микросхем ОЗУ, так как имеетсявозможность, одновременно запуститьциклы чтения для обоих памятей и взависимости от состояния триггера 68,фиксирующего информацию с выхода памяти 62, а также от значения одногоиз разрядов регистра 22, в которыйзаписана информация, определяющая,проключен или нет данный тракт,обеспечивается выбор соответствующего регистра 21 или 69. Сигналы выбора формируются элементами И 65 и 66,Возможно состояние, когда не выбраны оба регистра (21 и 69), что приводит к загрузке в преобразователи 6состояния, соответствующего команде"Разъединение": нули во всех разрядах.Регистр 23 обеспечивает задержкуна один цикл, позволяя снизить требование на быстродействие ряда блоковкоммутатора, в первую очередь в блоке 26 приема команд.Блок 26 приема команд обеспечивает прием команд управления проключения или разъединения, поступающих свходов 2 устройства. Дешифратор 51декодирует, например, 2 старших разряда 16 - разрядных данных, поступающих с входов 29 блока 26, обеспечивая выделение команд управления проключением и команд разъединения. Впервом случае по соответствующему адресу в память 48 записывается "1"(активизация входного тракта), а вовтором случае - "0". Триггер 58 фиксирует значение с выхода памяти 48 вцикле С, Р, т.е. осуществляетсячтение памяти 48, а в следующем цикле в зависимости от состояния триггера 58 - разрешение или запрет записи в память 48. Запись в память 49происходит одновременно и запишетсятолько та команда, которая активировала тракт записью " 1" в память48 или сняла активацию тракта записью "О" в память 48.Триггер 58 фиксирует значение активации обслуживаемого в настоящий момент тракта. Он соединен с однимиз входов дешифратора 51. Если на выходе триггера 58 "1" (тракт активирован), дешифратор 51 даже припоступлении команды управления проключением не формирует сигнал на сво ем выходе, соединенным с элементом ИЛИ 56. Если на выходе триггера 58"О" (тракт не активирован), дешифратор 51 формирует сигнал при обнаружении команды управления проключе-нием, но не реагирует на команду разъединения.Если на выходе триггера 58 "1"(тракт активирован), дешифратор 51 20 формирует. сигнал только.при обнаружении команды разъединения, но нереагирует на команду управления проключением, Таким образом, обеспечивается выделение только тех команд, 25 на которые должен реагировать процессор, управляющий коммутатором. Только эти команды будут записаны в память 49 входных команд и будут отмечены в памяти 50 указателя, Возможность чтения целого слова из памяти50 позволяет за один цикл чтения знать о командах, поступивших в память 49 по нескольким входным трактам.Чтение памяти 50 через шину 3 может происходить в такте Т 2. Чтение памяти 49 может происходить в тактах Т 2, ТЗ, Одновременно н такте ТЗ происходит запись "О" в память, 50 по адресу, по которому осуществляется чтение из памяти 49. Тем самым в памяти 50 единицей отмечены только те команды, которые процессор не прочитал из памяти 49 входных команд. Принятые команды обслуживаются процессором, который обеспечивает запись соответствующей информации в память 8 соединений.Процессор через шину 3 и блок 10 осуществляет запись команды подтверждения в память 63 по адресу, равному номеру выходного тракта. Закон выбора обратного канала; Со = 32 - СьрТакая зависимость входной (прямой) канал - обратный канал обеспечивает 55 минимальную задержку для обратного пути, .который строится одновременно с прямым. Одновременно в такте Т 1 происходит запись "1" в память 62 по тому же адресу. "1" в памяти 62 указывает на наличие команды н памяти 63. Постоянный опрос памяти 62 в такте Т 2 и запись результата в триггер .68 определяют наличие команды в памяти 63, а с помощью элементов И 65 и 66 обес 1печинается запрет регистра 21 и разрешение регистра 59, Одновременно в память 62 запишется "О" по тому же адресу, что предотвращает повторную выдачу команды.Режим коммутации информации, В коммутаторе осуществляется непрерывный ввод входной информации с . входов 1 н преобразователи 5 (параллельно для всех преобразователей). Затем одновременно для всех преобразователей по сигналу с выхода 43 загрузки осуществляется передача инФормации с входных регистров сдвига на выходные буферные регистры преобразователей 5, В следующий временной интервал осуществляется последовательный опрос .выходных буферных регистров преобразователей 5 сигналами с выходов дешифратора 19 на шину 28 данных, а с нее на входы регистра 23, Информация из регистра 23 переписывается в соответствующем цикле записи в память 7. Такая последовательность происходит 16 раз за канальный интервал, обеспечивая запись информации в память .7 со всех преобразователей 5, Адресная информация поступает через мультиплексор 9 с блока 11. После каждой записи осуществляется цикл чтения, в результате которого информация из памяти 7 через регистр 21 передается на шину данных и записывается в входной регистр одного из преобразователей 6За 16 циклов чтения заполняются все входные регистры преобразователей 6. Затем одновременно по сигналу с выхода 43 загрузки осуществляется передача информации в выходные регистры сдвига преобразователей б, с выходов которых она поступает в последовательном виде на выходы 2 устройства.В циклах чтения памяти 7 адресная информация для него поступает с регистра 22, в который записывается ад-, рес, считанный из памяти 8 во время действия цикла записи в память 7. При чтении считывается информация, записанная в память 7 во время одного из13890кием из памяти 49 производится запись "О" в память 50,Регистры 59 и 60 обеспечивают прием информации из памятей 49 и 50 втактах ТЗ и Т 2 соответственно при об 5ращении в режим чтения со стороны.шины 3.Режим передачи команд,Процессор, управляющий коммутатором через шину 3, имеет доступ по записи в память 63, Запись происходитв такте Т 1. Одновременно в такте Т 1происходит запись "1" в память 62,через элемент ИЛИ 67. В такте Т 2производится цикл чтения памяти 62.,Результат чтения записывается в триггер 68 при появлении сигнала на выходе 33. На выходе элементов И 65 и66 в такте ТЗ формируются сигналыразрешения регистра 69 (если на выходе триггера 68 "1") и сигнал разрешения регистра 22 (если на выходетриггера 68 "О", а на входе 35 блока 27 "1"). При появлении импульсаразрешения на выходе элемента И 66 втакте ТЗ через элемент ИЛИ 67 Формируется импульс записи в память 62, вкоторое записывается "О". В этом жетакте ТЗ происходит передача инфорЗОмации с выхода памяти 63 через регистр 69 на шину 28, с которой оназаписывается в один из преобразователей 6.Ф о р м у л а и з о б р е т е н и я1. Коммутатор, содержащий последовательно-параллельные преобразова 1 тели, информационные входы которых соединены с группой информационных входов коммутатора, параллельно-последовательные преобразователи, выходы которых являются выходами коммутатора, первый мультиплексор, выход которого соединен с адресным входом речевой памяти, память соединений, блок синхронизации, синхровыход которого соединен с синхровходом первого мультиплексора, а тактовые входы - с входами синхронизации ком 50 мутатора, блок сопряжения, соединенный двусторонней связью с шиной обмена с ЗВМ, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности и пропускной способности, в него введены блок приема команд, блок передачи команд, два регистра, буферный регистр, два дешифратора, эле" 11 1 Омент И, мультиплексор, причем выходы последовательно-параллельныхпреобразователей, информационный выход блока передачи команд и выход буФерного регистра соединены через шину данных с информационными входамипервого регистра и параллельно-последовательных преобразователей, выходномера тракта блока синхронизациисоединен с первыми информационнымивходами первого и второго мультиплексоров, с первыми адресными входамиблока приема команд и блока передачикоманд и информационным входом первого дешифратора, первая и вторая группы выходов которого соединены с первыми управляющими входами соответственно последовательно-параллельных ипараллельно-последовательных преобразователей, вторые управляющие входыкоторых соединены с выходом загрузкиблока синхронизации, синхровыход которого соединен с, синхровходами второго мультиплексора, первого и второго регистра, первого дешифратора, последовательно-параллельных и параллельно-последовательных преобразователей, блока приема команд, блока передачи команд и блока сопряжения, адресный выход которого соединен с вторыми адресными входаыи блока приемакоманд, блока передачи команд, вторыминформационным входом второго мультиплексора и информационным входом второго дешифратора, первый и второй управляющие входы которого соединены свыходами чтения и записи блока сопряжения, а выходы второго дешифраторасоединены соответственно с первым ивторым управляющими входами блокаприема команд, с управляющим входомблока передачи команд и первым входом элемента И, выход которого соединен с управляющим входом памяти соединений, информационный выход которойсоединен с информационным входом второго регистра, выход которого соединен с вторым информационным входомпервого мультиплексора, информационный вход-выход речевой памяти соединен с выходом первого регистра, инФормационным входом буферного регистра и информационным входом блока приема команд, информационный выход которого соединен с информационным входом-выходом блока сопряжения, информационными входами памяти соединенийи блока передачи команд, управляющийму адресу может прочитать команду из памяти 49 и выполнить ее, Результат выполнения должен выразится в записи в памяти 8 соединений соответствующей информации: либо проключение тракта с определенной коммутацией, либо отключение тракта, Одновременно с чте 713890 циклов записи, т.е. обеспечивается коммутация любого входного тракта на любой выходной тракт в соответствии с записанной в память 8 информации;- 5 Мультиплексор 24 обеспечивает передачу адреса для памяти 8. Элемент И 25 формирует импульс записи в памятьв момент действия такта ТЗ (сигнал 33).10Выше показан процесс прохождения информации в режиме коммутации, В этом режиме блоки 26 и 27 участия не принимают, однако по входам 1 устройства в различных временных каналах и по различным портам одновременно приходят наряду с речевой информацией также команды управления процессом коммутации: команды .выбора пути или команда разъединения, При этом в соответствующие циклы происходит прием информации в блок 26 приема команд, Если входной тракт активизирован (пришла команда управления проключением), вся следующая инфор мация передается в память 7, в том числе и следующие команды управления проключением, предназначенные для других коммутаторов, Активизация входного тракта снимается при поступлении команды разъединения.Если процессор записал команду подтверждения в блок 27 передачи команд, то одновременно с этим в память 62 (указатель выходных команд) запишется "1". При чтении "1" с выхода35памяти 62 в триггер 68 запишется "1"- что приводит к тому, что регистр 21 будет в такте ТЗ, а регистр 69 открыт пропуская информацию на шину 4 О 28. Регистр 21 открывается только тогда, когда из памяти 62 считывается "0", а из одного из разрядов памяти 8, определяющего факт проключения тракта, считывается "1", Если .тракт не проключен (на выходе регистра 22, соединенного с элементом И 65 - "О"), регистр 21 закрыт. В этом случае в преобразователь 6 запишется информация, которая определена как команда разъединения (все разряды нулевые) . Это обеспечивает автоматическое разъединение пути всеми коммутаторами коммутационного поля.Режим приема команд.Функцию выделения команд выполня ет дешифратор 51. Он выделяет два типа команд: команду управления проключением и команду разъединения. В начальном состоянии по всем входным портам поступают команды разъединения(нули во всех разрядах 16-разрядногослова). Дешифратор 51 Формирует импульс на первом выходе, Импульс записи с выхода элемента И 55 на входзаписи памяти, 48 проходит только втакте Т 1 (сигнал 31), Таким образом,поступающие команды разъединения очищают память 48, если в каких-либоячейках его записаны "1". В предварительных циклах чтения памяти 48информация с его выхода записываетсятриггером 58, выход которого соединен с входом дешифратора 51, Если наэтом входе "1", то команда разъединения инициирует сигнал на выходе де"шифратора, если "0", то сигнал навтором выходе дешифратора инициируеткоманды управления проключением, Вовремя активности тракта дешифратор51 не реагирует на поступающие команды управления и реагирует на команды разъединения, а в неактивномсостоянии входного тракта дешифратор51 не реагирует на команды разъединения и реагирует на команды управления, приходящих по данному тракту,Это обеспечивает выделение только техкоманд, на которые должен реагироватькоммутатор, вернее, процессор, управляющий коммутатором. Все остальныекоманды проходят в память 7. Обнаружив команду, совокупность блоков 51, 55, 56 формирует импульсы записи, поступающих на входы за"- писи памятей 48-49 и через элемент ИЛИ 57 и дешифратор 52 - на один из входов записи памяти 50 указателя входных команд, где накапливаются 1, сигнализирующие о поступивших в память 49 команд. Процессор, прочитав через блок 10 информацию изпамяти 50, знает сразу о несколькихпоступивших командах, Адрес, по которому поступили команды в память 49,определяется совокупностью адреса,по которому осуществлялось чтение памяти 50, и номера разряда, в которомзаписана "1", Далее процессор по этовыход которого соединен с управляющим входом буферного регистра, управляющий выход второго регистра соединен с входом разрешения блока передачи команд, первый тактовый выход блока синхронизации соедчен с первыми тактовыми входами блоков приема и передачи команд и тактовым входом речевой памяти, второй тактовый выход бло- ка синхронизации соединен с вторым тактовым входом блока приема команд, третий тактовый выход блока синхронизации соединен с третьим тактовым входом блока приема команд, вторым тактовым входом блока передачи команд и вторым входом элемента И, а адресный вход памяти соединений соединен с выходом второго мультиплексора,2, Коммутатор по п, 1, о т л и - ч а ю щ и й с я тем, что.блок приема команд содержит память входных команд, память активности входных трактов, память указателей, два регистра, два мультиплексора, два дешифратора, триггер, два элемента ИЛИ, три элемента И, причем информационный вход блока соединен с информационными входами памяти входных команд и первого дешифратора, выходы которого соединены с информационным входом памяти активности входных трактов и входами первого элемента ИЛИ, выход которого и первый тактовый вход блока через первый элемент И соединены с управляющимивходами 35 памяти входных команд, памяти активности входных трактов и первым входом второго элемента ИЛИ, выход которого соединен с управляющим входом второго дешифратора, выход которого40 соединен с информационным входом памяти указателей, выход которого соединен с информационным входом первого регистра, выходы которого и второго регистра соединены с информаци онным выходом блока, первый адресный вход которого соединен с первым информационным входом первого мультиплексора и информационным входом второго мультиплексора, выход которого 50 соединен с адресным входом памяти активности входных трактов, выход кото- рой соединен с входом триггера, выход которого соединен с управляющим входом первого дешифратора, синхро вход блока соединен с синхровходами первого и второго мультиплексоров, триггера и памяти указателей, второй адресный вход блока соединен с вторым информационным входом первого мультиплексора, выход которого соединен с информационным входом второго дешифратора и адресными входами памяти указателей и памяти входных команд, выход которой соединен с информационным входом второго регистра, первый управляющий вход блока соединен с первым входом второго элемента И и первым управляющим входом второго регистра, второй управляющий вход блока соединен с первым входом третьего элемента И и первым управляющим входом первого регистра, второй тактовый вход блока соединен с вторым входом третьего элемента И, выход которого соединен с вторым управляющим входом первого регистра, третийтактовый вход блока соединен с вторым входом второго элемента И, выход которого соединен с вторым управляющим входом второго регистра и вторым входом второго элемента ИЛИ.3. Коммутатор по и. 1, о т л и - ч а ю щ и й с я тем, что блок передачи команд содержит память выходных команд, память указателей, триггер, мультиплексор, регистр, элемент ИЛИ, три элемента И, причем информационный вход блока соединен с информационным входом памяти выходных команд, выход которой соединен черезрегистр с информационным выходом блока, первый и второй адресные входыкоторого через мультиплексор соединены с адресными входами памяти выходных команд к памятиуказателей, синхровход которой соединен с синхровходом блока и синхровходом мультиплексора, управляющий и первый тактовый входы блока через первый элемент И соединены с управляющим входом памяти выходных команд и первым входом элемента ИЛИ, выход которогосоединен с управляющим входом памятиуказателей, выход которой соединен с первым входом триггера, выходы которого соединены с первыми входами соответственно второго и третьего элементов И, второй тактовый вход блокасоединен с вторым входом триггера ивторыми входами второго и третьегоэлементов И, вход разрешения соединен с третьим входом третьего элемента И, выход которого соединен с управляющим выходом блока, выход второ"го элемента И соединен с управляющим входом регистра и вторым входом элемента ИЛИ.