Устройство для извлечения квадратного корня

(71) Киевский ордена Трудового Красно го Знамени институт инженеров гражданской авиации(56) 1, Авторское свидетельство СССР Ю 71439 кл. С 06 Г 7/552, 1977.2, Авторское свидетельство СССР И 857981, кл. 6 06 Г /555, 1979(5) (57) 1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее два сумматора и элемент ИЛИ, о т л ич в ю щ е е с я тем, что, с целью расширений Функциональных возможностей путем извлечения квадратного коркя из суммы квадратов операндов, устройство содержит блок Формирования слагаемых, сумматор-вычитатель, два регистра сдвига, распределитель импульсов, .блок Формирования вычитаемого, блок Формирования сигнала удво. ения, блок анализа, причем входы операндов устройства соединены с группа" ми информацибнных входов блока формирования слагаемых, выходы блока формирования слагаемых и выход первогорегистра сдвига соединены с входами первого сумматора, выходы разрядов которого соединены с первой группой входов блока Формирования сигнала удвоения и первой группой информационных входов сумматора-вычитателя, выходы переноса первого сумматора соединены с входами элемента ИЛИ, выход второго сумматора соединен с вы" ходом устройства и с информационными входами второго регистра сдвига и блока формирования вычитаемого,выходы которого соединены с второй.группой входов блока формированиясигнала удвоения и с второй группойинформационных входов сумматора-вы-читателя, выходы разрядов которогосоединены с входами разрядов. первогорегистра сдвига, управляющий входкоторого соединен с первым управляю.щим входом устройства и входом распределителя импульсов, выходы кото"рого соединены с управляющими входами блока формирования слагаемых иблока Формирования вычитаемого, второй управляющий вход устройстваединен с управляющим входом вторрегистра сдвига, при этом блок аза содержит триггер, сумматор по морулю два, элемент И, элемент ИЛИ,выход блока Формирования сигнала,удвоения соединен с первым управля 1 ющим входом сумматора-вычитателя ипервыми входами элемента И и сумматора по модулю два блока анализа,выход элемента. ИЛИ соединен с вхо-.дом младшего разряда второго сумматора и первым входом элемента ИЛИ бло"ка анализа, выход триггера блока анализа соединен с вторыми входами сумматора по модулю два и элементов Ии ИЛИ блока, анализа, выход переносасумматора-вычитателя соединен с первым входом триггера блока анализа,другой вход которого подключен к первому управляющему входу устройства,выход элемента И блока анализа соединен с входом младшего разряда второго сумматора, выход сумматора помодулю два блока анализа соединен свходом младшего разряда второго регистра сдвига, выход элемента ИЛИ1015378 Фюее тасюк уно комит и откршская н лиа ород я Составитель енко Техред С.,Ии Тираж 706 ПИ Государственног о. делам изобретени Иосква Ж-ЗБ Ра Антееете 1 итшъъВторю ПП "Патент", г. Ужедактор А, ВлаЗаказ 3217/46ВНИ КорректоПодписноа СССРтийа бф Й10153 блока анализа соединен с вторым уп равляющим входом сумматора-вычитателя.2. Устройство по и. 1, о т л им а ю щ е е с я тем, что блок формирования сигнала удвоения содержит два узла приоритета, группу элементов И и элемент ИЛИ, причем пер-. вая группа входов блока соединена с входами первого узла приоритета, вторая группа входов блока соедине-. н с входами второго узла приоритета, одноименные выходы первого и второго узлов приоритета соединенц с входами соответствующих элементов И группы, выходы которых соеди" нены с входами элемента ИЛИ, выход которого является выходом блока.3, Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок формирования вцчитаемого содержит элементы И, ИЛИ, сумматоры по модулю два, причем выходы элементов И 4-й группы соединены с входами 1-го эле. мента ИЛИ 1 = 11 -1; й - коли" чество управляющих входов; О=я+1; мп- разрядность результата ), первый управляющий вход блока подключен к входу первого элемента. ИЛИ, )-й управляющий вход блока= 2, Ь -1) соединен с первым входом (у -)-го элемента И (-й группы ( Я, = 1 й), первым входом (-1 )-го сумматора по модулю два и вхоДом+1)- го элемента ИЛИ, о -й управляющий вход блока соединен с первцми входа" ми 1,пгх элементов И 1-х групп соответственно и первым входои п)-го сумматора по модулю два,-й информационный вход блока К = й) подклю чен к вторци входам(п)-х элементов И групп с первой по 9 -ю, выход первого элемента И каждой группы подключен к второму входу соответству 78ющего сумматора по модулю два выход которого соединен с входом последующего элемента ИЛИ, первый выход бло-, ка соединен с шиной нулевогосигнала, выходы блока с второго поп+1)-й соединены с выходами элементов ИЛИ с первого по и -й соответственно, (и +2)-й выход блока подключен к й -му управляющему входу блока.1. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок формирования слагаемых содержит К вычислительных узлов (М - количество слагаемых ), каждый из которых содержит эле" менты И и ИЛИ, причем входы каждогоэлемента И первой группы соединены с последующим информационным входом соответствующей группы входов блока и последующим управляющим входом бло,ка, выход каждого элемента И.первой группы. соединен с первыми входами со.ответствующих элементов ИЛИ первой и второй групп, второй вход каждого элемента ИЛИ первой группы соединен с выходом последующего элемента ИЛИпервой группы и первым входом последующего элемента И второй группы,третий вход первого элемента ИЛИпервой группы соединен с первым управ" ляющим входом блока, второй вход каждого элемента И второй группы со" единен с соответствующим информацион" нцм входом соответствующей группы, выходы первого и второго элементов И второй группы соединены соответственно с первым и вторым выходами данно" го вычислительного узла,.выходы элементов И с третьего по р-й р-.разрядность слагаемых ) соединены с вторыми входами элементрв ИЛИ второй группы с первого по ( р)-й, выходы элементов ИЛИ второй группы являют- . ся последующими выходами данного вычислительного узла блока.1Изобретение относится к вычислительной технике и может быть приме" нено в качестве спецпроцессора в ком плексе с цифровой вычислительной ма-, шиной или в специализированных вычислительных устройствах для опера" тивного вычисления корня квадратного из суммы квадратов К чисел. 2 Известно устройство для извлечения квадратного корня, содержащее два счетчика, элементы И и счетный триггер, дешифратор нуля и элемент задерж ки, причем первый и второй входы первого элемента И соединены соответственно с входом устройства и с выходом счетного триггера, а выход3 1015со счетным входом первого счетчика 11 1.Недостатком известного устройства являются ограниченные функциональные воэможности, определяемые тем,что в устройстве извлекается кореньквадратный. только одного числа.Наиболее близким к предлагаемому является устроиство для извлеченияквадратного корня,.содержащее (и) .10Группу суммаФоровр группу сумматоров по модулю два, группу элемен тов ИЛИ,группу элементов НЕ, .(и)дополнительные группы из (п.-1) сумматоров по модулю два в каждой и ) .группу из п).элементов И, причемвыход каждого,-го (1 = 12п-.-1+1) одноразрядного сумматора (1+1)- го сумматора (1 = 1,2. ,и) соединен с первЫм входом (1 = 1)-го одноразрядйого сумматора 1-го сумматора,а: второй вход первого одноразрядногосумматора 1"го сумматора соединен свыходом переноса первого одноразрядного сумматора (1+1)"й группы 2 1. 2Недостатком известного устройстваявляются ограниченные функциональныевозможности из-за того, что в устройстае не извлекается корень из суммыквадратов операндов. 30Цель изобретения - расширение функ..циональных возможностей путем извлечения квадратного корня из.суммы квад. .ратов операндов.Указанная цель достигается тем,что устройство для извлечения квад 3ратного корня, содержащее два сумматора и элемент ИЛИ, содержит блокформирования слагаемых, сумматор-вы".читатель, два регистра сдвига, рас 40пределитель импульсов, блок формирования вычятаемого, блок формирова"ния сигнала удвоения, блок анализа,причем входы операндов устройства соединены с грурпами информационныхвходов блока формирования слагаемых,выходы блока формирования слагаемых и выход. первого регистра сдвига соединены с входами первого сумматора, выходы разрядов которого соединены с первой группой входов блока 0 формирования сигнала удвоения и первой группой информационных входов сумматора-вычитателя, выходы перено;са первого сумматора соединены с входами элемента ИЛИ, выход второгосумматора соединен с выходом устройства и с информационными входами , второго регистра сдвига и блока формирования вычитаемого, выходы которого соединены с второй группой входов блока формирования сигнала удвоения и с второй группой информацион.ных входов сумматора.-вычитателя, выходы разрядов которого соединены свходами разрядов первого регистрасдвига, управляющий вход которогосоединен с первым управляющим входомустройства и входом распределителяимпульсов, выходы которого соединеныс управляющими входами блока формирования слагаемых и блока формирования вычитаемого, второй управляющийвход устройства соединен.с управляющим входом второго регистра сдвига,при этом блок анализа содержит триггер, сумматор по модулю два, эле" мент И, элемент ИЛИ, выход блока формирования сигнала удв 6 ения соединенс первым управляющим входом сумматора-выцитателя и первыми входайи элемента И и сумматора по модулю.два блока анализа, выход элемента ИЛИ соединен с входом младшего разряда .второго сумматора и первым входом эле"мента ИЛИ блока анализа, выход триг" гера блока анализа соединен с вторы- ми входами сумматора по модулю два и элементов И и ИЛИ блока анализа, вы" ход переноса сумматора-выцитателя соединен с первым входом триггера блока анализа аругой вход которого под)клюцен к первому управляющему входу устройства, выходэлемента И блокаанализа соединен с входом младшегоразряда второго сумматора, выход сумматора по модулю два блока анализа соединен с входом младшего разряда второго регистра сдвига, выход элемента ИЛИ блока анализа соединен с вторым управляющим входом сумматора-вычитателя.Блок формирования сигнала удвоения содержит два узла приоритета, группу элементов И и элемент ИЛИ, причем первая группа входов блока со" единена с входами первого узла приоритета, вторая группа входов блока соединена с входами второго узла при" оритета, одноименные выходы первого и второго .узлов приоритета соединены с входами соответствующих элементов И группы, выходы которых соединены с входами элемента ИЛИ, выход которого является выходом блака.Блок формирования вычитаемого со,держит элементы Й, ИЛИ, сумматоры по модуло два, причем выходы элементов И1015378 4рыми входами элементов ИЛИ второйгруппы с первого пор)-й, выходыэлементов ИЛИ второй группы являютсяпоследующими выходами данного вычис 5 лительного узла блока.На фиг. 1 представлена схема уст-,ройства для извлечения квадратногокорня для случая, когда К=4;на Фиг. 2 - схема блока анализа.; на о О Фиг,. 3 - схема блока формирования вычитаемого; на фиг 4 - схема блокаФормирования сигнала удвоения; наФиг. 5 - схема К-го вычислительногоузла блока Формирования слагаемых,Устройство для извлечения квадратного корня содержит два сумматора 1 и 1, элемент ИЛИ 2, блок 3 ана- лиза, сумматор-вычитатель 4, два реги ра 51 -5 2 сдвига. Распределиц о тель 6 импульсов, блок 7 формирования выцитаемого, блок 8 формирования сигнала удвоения, блок 9 формирования слагаемых, К входных шин 10 ) од (1 = 1,2п), выходную шину (вы .ход) 11, первый управляющий вход 12и второй управляющий вход 13. Блок 9формирования слагаемых выполнен, например, из к-вычислительных узлов 14,1-й группы соединены с входами -гоэлемента ИЛИ (= 1;, п; и - количество управляющих входов; и=- о+1; я - разрядность результата)первый управляющий. вход Ьлока под.ключен к входу первого элемента ИЛИ)-й управляющий вход блока (1= 2и) соединен с первым входом (-ц)го элемента И ц-й группы (ц = 1,п), первым входом (1-1)-го сумматра по модулю два и входом Ц+1)-гоэлемента ИЛИ, и-й управляющий входблока соединен с первыми входами(и)-х элементов И 1-х групп соответственно и первым входом (и)-госумматора помодулю два, -й информационный вход блока (= и) подключен к вторым входам (и-Р) -х элементов И групп с первой по Я-ю, выход первого элемента И каждой группподключен к второму входу соответствующего сумматора по,модулю два,выход которого соединен с входом последующего элемента ИЛИ, первый выхблока соединен с шиной нулевого сигнала, выходы блока с второго по(и+1)"й соединены с выходами элементов ИЛИ с первого по и -й соответственно, (и+2)-й выход блока подключен к и-му управляющему входу бло-,зока. Блок формирования слагаемых содержит. к вычислительных узлов (, к - количество слагаемых ), каждый из которых . содержит группы И и ИЛИ, причем вхо- зз ды каждого элемента И первой группы соединены с последующим информацион" ным входом соответствующей группы входов блока и последующим управляющим входом блока, выход каждого элемен о та И первой группы соединен с первыми входами соответствующих элементов ИЛИ первой и второй групп, второй вход каждого элемента ИЛИ первой группы соединен с выходом последующего эле мента ИЛИ первой и первым входом последующего элемента И второй группы, третий вход первого элемента ИЛИ первой группы соединен с первым управляющим входом блока, второй вход каждого элемента И второй группы соединен с соответствующим информационным входом соответствующей группы, вы. моды первого и второго элементов И второй группы соединены соответствен" на с первым й вторым выходами данного вычислительного узла, вы:оды эле" ментов И с третьего по р-й ( р - раз" рядность слагаемых ) соединены с вто" Блок 7 формирования вычитаемого выполнен, например, из элементов И 15, элементов ИЛИ 16 и сумматора 17 по модулю два. Выходы элементов И 15 1-й группы соединены с входами 1-го элемента ИЛИ 16 (1= 1,2 п, и -: количество управляющих входов). Первый, управляющий вход блока 7 формирования вычитаемого подключен к входу первого элемента ИЛИ 16, -й управляющий вход блока. 7 ( 2,3, и) соединен с первым входом (1-ц)- го элемента И 15 ц-й группы (ц = = 1,2 п), первым входом (1-1)- го сумматора 17 по модулю два и входом+1)-го элемента ИЛИ 16, и"й управляющий вход блока 7 соединен с первыми входами (и) элементов И 15 1-х групп соответственно и первым входом (и "1,)"го сумматора 17 по модулю два. Каждый Й-й информационный вход блока ( = и) подключен ко вторым входам (и)-х элементов И 15 групп с первой по 2-ю. Вы" ход первого элемента И 15 каждой группы подключен к второму входу соответствующего сумматора 17 по модулю два, выход которого соединен с входом по" следующего элемента ИЛИ 16. Первыйвыход блока формирования вычитаемого 7 соединен с шиной нулевого сиг(К - количество слагаемых) блока 9Формирования слагаемых выполнен; например, в виде .элементов И 21 и элементов ИЛИ 22, причем входы каждогоэлемента И 21. первой группы соеди. нены с последующими информационнымивходами соответствующей группы входов блока 9 и .последующим управляющим входом этого блока. Выход каждо-. го элемента .И 21 первой группы вычислительного. узла 14 соединен.с первыми входами соответствующих элементов ИЛИ 22 первой .и второй групп. Второй вход каждого, элемента ИЛИ 22 первой группы соединен с выходомпоследующего элемента ИЛИ 22 первой группы и .первым входом последующегоэлемента И 21 второй группы. Третий вход первого элемента ИЛИ 22 первой группы соединен с первым управля,ющим входом блока 9, второй вход каждого элемента И 21 второй группы соединен с соответствующим информационным входом соответствующей группы. Выходы первого и второго эле" ментов И 21 второй группы соединены соответственно с первым и вторым выходами данНого вычислительного уз" ла 14, Выходы элементов И 21 с .третьего. по р"й 1,р - разрядность слага" емых ) соединены с вторыми входами элементов ИЛИ 22 второй группы с первого по (р)-й, а выходы элементов ИЛИ 22 второй группы являются последующими выходами данного вычислительного узла 14 блока 9.Входы шины 10 операндов устройства дляизвлечения квадратного. корня (фиг. 1) 7 1 нала,выходы блока формирования вычитаемого 7 с второго по (и+1)-й соединены с выходами элементов ИЛИ 16 с первого. по и-й соответственно, а (и+2)-й выход блока 7. подключен к и-му управляющему входу. Блок 8 формирования сигнала удвоения выполнен, например, в виде двух узлов приоритета 181, 182 группы элементов И 19 и элемента ИЛИ 20, причем первая груп-, па входов соединена с входами первого узла приоритетй 18, вторая груп" па входов соединена с входами второго узла приоритета 182, Одноименные входы первого 18 и второго 18уз 1лов приоритета соединены с входами ; соответствующих.элементов И 19, .выходы которых подключены к входам.эле мента ИЛИ 20, выход которого являет-. ся выходом блока. соединены с группами информационныхвходов соответствующих вычислительных узлов 14 блока 9 формированияслагаемых, выход которого и выходпервого регистра 5 сдвига соедине"ны с входами первого сумматора 1.1,выходы разрядов которого соединеныс первой группой входов блока 8 Формирования сигнала удвоения и первойгруппой информационных входов сумматора-вычитателя 4. Выходы переноса первого сумматора 1 1 соединены с входами. элемента ИЛИ 2, Выход второгосумматора 1 соединен с выходнойшиной 11 устройства и с информационйыми входами второго регистра 5 сдвига и блока 7 формирования вычитаемо"го, выхопы котооого соепинены с вто-,рой группой входов блока 8 Формирова 2 З ния сигнала удвоения и,с второй группой информационных входов суйматоравычитателя 4. Выходы разрядов сумматора-вычитателя 4 соединены с входами разрядов первого регистра 51 сдвига, управляющий вход которого соединен с первым управляющим входом 12устройства и входом распределителя 6 импульсов, выходы которого соединены с управляющими входами .блока 9 формирования слагаемых и бло"ка 7 Формирования вычитаемого. Второй управляющий вход 13 устройства со"единен с управляющим входом второгорегистра 5 сдвига. Блок 3 анализасодержит триггер 23, сумматор 24 по Зф модулю два, элемент И 25 .и эле-.мент ИЛИ 26. Выход блока 8 формирова"ния сигнала удвоения соединен с первым управляющим входом сумматора-вы,читателя 4 и первыми входами злемен та И 25 и сумматора 24 по модулю дваблока 3 анализа. Выход элемента ИЛИ 2соединен с входом младшего разрядавторого сумматора 12 и первым входомэлемента ИЛИ 26 блока 3 анализа. Выи ход триггера 23 блока 3 анализа соеди"нен с вторыми входами сумматора .24по модулю. два и элементов И 25 иИЛИ Я 6 блока 3 анализаВыход переноса сумматора-вычитателя 4 соединен спервым. входом триггера 23 блока 3 анализа, другой вход которого подключенк первому управляющему входу 12 устройства. Выход элемента И 25 блока 3анализа соединен с входом младшегоразряда второго сумматора 12. Выходсумматора 24 по модулю два, блока 3анализа соединен с входом младшегоразряда второго регистра 52 сдвига,а выход элемента ИЛИ 26 блока 3 ана1015378 лиза соединен с вторым управляющимвходом сумматора-вычктателя М.Работу устройства для извлеченияквадратного корня при реализации,.представленной х + х х, - ) 01и записанной в разрядйой фораеФна конкретном примере,3 ие соб разрядные матрицы, предс И разрядное изображение х 1 Запиаем выражение ( 1 нутом виде для случая,лч(2) Каждыйискомого по вираж 9=1,2,. ределяе и И(3) стар"деля" ч(Р) ен 9 са иИ), опражения шего раз емого на и векторы Ы ):ОЫ:ЕПП 2 п0 - разрядные век торы, представляющие собой разрядноеиэображение х , с и 0ый разряд сС вектора ф оп,й) 0 пРи СЕ) значение перч яда вектора хосновании выр. При реапизации вычислений в соответ"ствии с (3)-(5) возможен также одиниз двух слУчаев, Если при 3-й реали-,-зации выражения (4) оказалось,. чтоА = 0, а при последующей реализации(4) (то есть 1 = +1) значение переносаиз старшего разряда в выражении (4) век(Е+1) (Е)ф,2-(Е-) х И+1), (М);-+2Ф Мф+9 равное единице, то цринимается, что оС = 1 и вычислитель-.ный процесс продолжается аналогично ф(3)"(5). Если в результате. -го вычисления по выражению (4) еф= 1, апри последующей (2+1)-ой реализациипо вы ажен (4) векто . 3 ф+")=:,;И+ 71(мо йц+. + ффибольше илиравен удвоейному векторуфйф 1) ; т.е. выполняется неравенство .Ъ3.) 12 сс е6)то далее выражение (41 реализуетсяс удвоенным вектором сС(+ ") , зна.чение К+ считается равным нулю,а к значению а ь. 1 добавляется ещееединица. В основу критерия выполнения выражения 6) при (Ф+1)-й реализации вьуажения ( 3 ) положено следующее:р = 1, а также равенство единице любого старшего разряда (начи. ная с первого )Кп(р= 1,2 Йпри. равенстве единице щ -го разрядавектора 5 +").Устройство работает следующим образом,В исходном состоянии регистры 5, 556и триггер 23 блока 3 анализа находятся в нулевом состоянии. С первого выхода распределителя 6 импульсов по"дается единичный еигнал на первый.разряд управляющего входа каждого вы- ффчислительного узла 14 блока 9 Формирования слагаемых и первый разрядуправляющего входа блока 7 формирова 12378ния вычитаемого. При подаче на первую 10 вторую 102 и каждую 1-ю 10 входные шины устройства соответственч но первого Х 1, второго Х и ) -го Х векторов в схеме проходит йереходнои процесс, после окончания которого на выходе каждого 1-го вычислительного узла 14 блока 9 Формирования слагаемых образуются значения векторов Ф" ч(21 ч( )Ъ1 х хпоступающие. на вход первого сумматора 1, а на выходе блока 7 Формирования вычиаемого образу- ется значение вектораод"), поступающее на второй вход сумматора-вычитателя 4. В первом сумматоре 11 реализу" ется сумма .векторов "), с его выхода поступающая на первый вход суммато. ра-вычитателя 4, в котором по выражению (4 ) определяется. значение вектора х ), поступающее на вход первого регистра 5 , а на выходе переноса старшего разряда сумматора-вычитателя 4 по выражению (3 ) образуется значение старшего разряда искомого вектора с(поступающее на вход триггера 23 блока 3 анализа. После этого на первый управляющий вход 12 подается импульс, по переднему фронту которого реализуется запись в триггер 23 блока 3 ана" лиза значения В, запись в рервый регистр 5 значения вектора И"и добав 1ление к содержимому распределителя 6 ймпульсов очередной единицы,а по заднему фронту импульса реализуется сдвиг информации в. сторону старших разря" дов на один разряд в первом регистре 5,1. Благодаря этому с второго выхода распределителя 6 импульсов поступает единичный сигнал на второй разряд управляющих входов блоков 9. Формирования слагаемых и вычитаемого 7. При этом с выхода каждого )-го вычисг, тельного узла 14 блока 9 Формирования слагаемых снимаются векторы х 1 у х 2 1 ВХ к Ф поступающие на1 О фг)ф(Цвходы первого сумматора 1., на(о)-й вход которого поступает значение век" тора, х), а с выхода элемента ИЛИ 26 .блока 3 анализа в соответствии с (5 ) поступает сигнал "1" сложения или 1" вычитания на второй управляющий вход сумматора-вычитателя 4 и в устройстве снова идет переходной процесс. В это же время через промежуток ь, равный времени суммирования во втором сумматоре 1 после подачи первого импульса на второй управляющий вход 13 подается второй импульс, по переднему фронту которого значение13 .10 аС" с выхода сумматора 24 по модулю два блока 3 анализа записывается в младший Ь+1)-й разряд второго регистра 5 , а по заднему фронту реа-, лизуется в нем сдвиг информации на один разряд в сторону старших разрядов. После окончания переходного процесса в устройстве на управляющие входы 12.и 13 подается очередная пара импульсов, после чего процесс продолжается аналогично выше" описанному. Таким образом, после подачи на управляющие входы 12 и 13 П пар импульсов во втором регистре 5и соответственно на выходе 1 Г устройства образуются знацер ния разрядов искомого вектора с. Если в результате поступления на управляющие вход 12 и 13 11 пар импульсов знацение ос : О, а после окончания переходного процесса оказывается, что на одном из выходов переноса старшего. разряда первого сумма" тора 1., образовался единичный сиг-. налто он через элемент ИЛИ 2 поступает на вход младшего разряда второго сумматора 12, благодаря чему д становится равным единице, кроме того, этот сигнал через элемент ИЛИ 26 блока 3 анализа поступает на второй управляющий .вход сумматора-вычитателя 4, настраивая его тем самым в соответствии с (5) на вычитание. Далее вычислительный процесс продолжается аналогично вышеописанному. Если в результате поступления В пар импульсов энацение Ы =1,. а после окончания переходного процесса оказывается, цто значение Ф-го разряда(тп = 1,2 9) первого сум" матора 1 равно единице при условию, что знацение е-го, разряда ещ искомого вектора также равно единице при равенстве нулю значений всех предшествующих,разрядов, т.е, сь = =с == сС 1 п =0, то в этом случае на выходе блока .8 формирования 15378 14сигнала удвоения образуется единичный сигнал, поступающий на первыевходы элементов И 25 сумматора 24 помодулю два блока 3 анализа 3 и управляющий вход сумматора-вычитате-.ля 4. Благодаря этому вектор сР+"),поступающий из выхода блока 7 формирования выцитаемого на второй входсумматора-выцитателя 4 сдвигается 1 о в нем в сторону старших разрядов на,один разряд а выражение 4 ) реализуется соответственно с удвоеннымвектором Э+" . При этом, если навыходе переноса старшего разрядасумматора-вычитателя 4 образуется единичный сигнал, то он после подачипервого импульса на первый управляющий вход 12 очередной пары импульсов поступает через первый вход ивыход элемента И 25 блока 3 анализана вход младшего разряда второго сумматора 1 о и суммируется с его содержимым. В этом случае к значению ДУ=1добавляется единица, очередное значениесд 1-. О, а на. выходе элемента ИЛИ 26 блока 3 анализа образует,ся единичный сигнал, настраивающийсумматор-вычитатель 4 на вычитание.Если на выходе переноса старшего раэ"ряда сумматора-выцитателя 4 образовал-ся нулевой сигнал, то после поступ-.ления первого импульса на выходахэлементов И 25, ИЛИ 26 и сумматора 24по модулю два блока 3 анализа образуются соответственно нулевой, еди- ЗЗ ничный .и нуевой сигналы, что сответствует о = 1, к значению е 6 = 1+1ницего не добавляется, а сумматорвыцитатель 4 настраивается на сложение. После этого вычислительный профи цесс продолжается аналогично вцше"описанному.По сравнению с прототипом данноеустройство имеет более широкие функциональные возможности, так как по аволявт вычислять квадратный кореньиз суммы квадратов операндов.