Устройство для сложения и вычитания

3 92 ложительной суммы подключены к первым двум входам триггера результата, к третьему и четвертому входам которого подключены шины прямого и инверсного значения отрицательного переноса младшего разряда 121.Однако известные устройства имеют ограниченное применение из-за специфичности системы счисления и обладают невысоким быстродействием.Наиболее близким по технической сущности к изобретению является устройство, которое применимо для систем счисления с любым основанием.8 устройстве для выполнения операции вычитания используется сумматор, на входных шинах операндов которого устанавливаются преобразователи из прямого кода в обратный. Такой же преобразователь устанавливается на выходных шинах сумматора. Управляю-щие входы первых двух преобразователей соединены через логический элемент с шинами знаков операндов, а управляющий вход преобразователя на выходе сумматора соединяется через двухвходовый элемент И с шиной сигнала переноса старшего разряда сумматора, которая через другой элемент И соединена с входной шиной сигнала переноса первого разряда сумматора. Управляющие входы элементов И соединены через логическую схему с шинами знаков операндов, При выполнении операции сложения эти преобразователи не изменяют кода слагаемых и результата сложения. Для выполнения операции вычитания слагаемое, например с положительным знаком, преобразуется в обратный код, осуществляется операция сложения, и если сигнал переноса на выходе старшего разряда сумматора отсутствует, то результат на выходных шинах сумматора снова преобразуется в обратный код. Если при сложении формируется сигнал переноса на выходе старшего разряда сумматора, то результат сложения не преобразуется в обратный код, а увеличивается на единицу, которая подается на входную шину сигнала переноса первого разряда сумматора (циклический перенос) 31.Наличие циклического переноса, выполнение которого может изменить результат сложения во всех разрядах устройства, снижает быстродействие выполнения операции вычитания по 2730 4 сравнению с операцией суммирования в два раза. Цель изобретения - повышениебыстродействия устройства.Эта цель достигается тем, чтоустройство для сложения и вычитания, содержащее сумматор, преобразователь кода первого операнда в 10 обратный код, преобразователь кодавторого операнда в обратный код ипреобразователь кода суммы в обратный код, причем вход преобразователя кода первого операнда в обратныйкод является первым входом устройства, а выход преобразователя кодапервого операнда в обратный код подключен к первому входу сумматора,вход преобразователя кода второгооперанда в обратный код являетсявторым входом устройства, а выходпреобразователя кода второго операнда в обратный код подключен к второму входу сумматора, вход преобразователя кода суммы в обратный кодподключен к выходу сумматора, а выход преобразователя суммы в обратныйкод подключен к первому выходу устройства, содержит блок сравненияоперандов, блок определения знака,два элемента И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй входы блока сравнения операндов подключены к первому и второму входам устройства соответственно, прямой выход ззблока сравнения операндов подключенк первым входам первого элемента Ии блока определения знака, инверс-.,ный выход блока сравнения операндбв 40подключен к первому входу второгоэлемента И, вторые входы элементов Исоединены между собой и подключенык управляющему входу преобразователякода суммы в обратный код, выходпервого элемента И соединен с управляющим входом преобразователя кодапервого операнда в обратный код, выход второго элемента И соединен суправляющим входом преобразователякода второго операнда в обратныйкод,.первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к третьему входуустройства и к второму входу блокаопределения знака, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к ф .четвертому входу устройства и к третьему входу блока определения знака,выход которого подключен к второмувыходу устройства, выход элемента5 92 ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к вторым входам элементов И.Устройство может функционировать в любом коде и системе счисления с любым основанием. Будем рассматривать работу устройства в многофазном коде, .поскольку этот код обладает высокой контролеспособностьюи возможностью исправления ошибок любого арифметического или логического устройства, Эти свойства многофаэного кода связаны с его структурой.На фиг.1 изображены сигналы фаэ а -а многофазного кода с основанием5п=10 (пятифазный код) и соответствующие им цифры обычного десятичного позиционного кода О - 9; на Фиг.2- сигналы фаз обратного пятифазного кода а -а и цифры обратного деся 5тичного кода 9, 8 О (связь междуобратным и прямым многофазным кодом записывается следующим образома 1 = д д 1 = др д = а 1 дф = д 1 у а = а 5); на фиг 3 - функциональ 5ная схема устройства для суммирования и вычитания; на фиг,4 - схема блока сравнения операндов;на фиг.5- диаграмма работы разрядного блокасравнения.Устройство содержит сумматор который может быть построен по принципу, описанному в 143. На входы сумматора операнды А и В подаются через преобразователи 2 и 3 прямого кода в обратный код. На выходе сумматора также установлен преобразователь 4 прямого кода в обратный код, выходная шина которого является выходом устройства, Управляющие входы преобразователей 2 - 4 подключены к выходам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и двухвходовых элементов И 6 и 7Элементы 5 - 7 совместТ а б л и ц а 1 2 3 4 8 9 2 3 4, 5 6 1 23 4 51 2 3 4 -1 0 1 2 3 8 9 7 8 6 7 5 6-2 2730 6но с блоком 8 сравнения и блоком 9определения знака осуществляют управление преобразователями 2 - 4,а следовательно, и режимом работыустроистваВсе преобразователи из прямого,кода в обратный имеют одинаковыйалгоритм функционирования. Запишемлогические формулы выходных сигналов преобразователя например числа В4Ь= ЬЬ + ЬЬ;Ь = ЬБ + ЬЬ;Ь,= ЬБ+ ЬЬ;15 Ь, = Ь, + Ь 1 ЬЬ = ЬЬ + ЬЬ,где й - управляоций сигнал.Блок сравнения операндов формирует сигнал1 при А ВО при А 3 В.В качестве примера приведена схема четырехраэрядного блока сравнения,который состоит из разрядных блоков10 - 13 сравнения, элементов И 14 -16 и элемента ИЛИ 17. Разрядные блоки сравнения осуществляют операциюсравнения чисел А и В(М щ 1, 2, 3,4) в каждом разряде многофазного кода, причем они должны форми ров ат ькак сигнал ф(А с В), так и сигналравенства АкщВ. Исключение составляет блок 10 сравнения младшего разряда, который Формирует только сигнал Д(А с В) .Работу разрядного блока сравненияпоясним с помощью диаграммы, представленной на фиг,4, на которой изображены сигналы фаэ операндов Аи В,соответственно д, д 1 .. д 5 и40Ь,1 Ьу, и таблица вычитания чисел А и В,.Вычитание двух чисел в десятичном позиционном коде приведено втабл.1.-4 Таблица 2 1 1 1 1 1 О 1 О О О В таблице можно выделить три об, ласти, каждая из которых представляет собой множество цифр. Перваяобласть - множество Мцифр главной. диагонали таблицы (отмечена на фиг.4 звездочками), которые несут информацию о равенстве чисел Аи В, Множество М в цифр выше главной диагонали таблицы - это область, в которой А ) В , цифры ниже главной диагонали (выделены Фа фиг.4 утолщенной линией) образуют множество М , где А ( В. Таким образом, разрядные блоки.сравнения должны определять множества Ми М. Определить М и М можно различными методами, исполь-35 зуя подмножества с различными геометрическими размерами. Запишем один из вариантов логических формул для выходных сигналов разрядных блоков сравнения 4 СМ =, а 5 аЬ 5 Ь+а 1 аЬЬ+ааЬЬ+ +а 3 аЬ Ъ,+а а 5 Ь 4. Ь 5+а 5 а Ь 5 Ь+а 1 аЬ 1 Ь+ +ааЬ ЬЬ ь+аз аоБз Ьа+а+а 5 Ь Ь 5 451 к=МЬ 5 Ь 5+Ь 1 аа 5+Ьа 1 а+ЬЬааз+Ю+Ь а а+а, БЬ+а Ь Ь +а Ь Ь+аЬЬ 5.блок 10 сравнения вадшего разряда формирует только сигнал Ф. Опера 50 ция сравнения выполняется параллельно во всех разрядах, что обеспечивает высокое быстродействие. Если выходной сигнал блока 13 не равен нулю, т.е. А ( В, то он проходит на выход блока сравнения. Если А = В,55 то на выход блока проходит сигнал от блока сравнения того разряда, в котором А (В, В том случае, когда неравенство А( Вне выполняется ни в одном из разрядов, - сигнал 5 на выходе элемента ИЛИ 17 равен нулю.Блок 9 определения знака (фиг.2) служит для определения знака К выходного числа устройства для сложения и вычитания. Сигнал д. формируется при помощи знаковых разрядов Ад и Ыр операндов А и В и сигнала ь блока сравнения.Алгоритм работы блока. 9 приведены в табл.2 истинности. В таблице, принято, что положительному числу соответствует знак, рав922730 10равно единице, При этом функционирование отдельных узлов устройства не изменяется и уменьшения быстродействия не происходит. формула изобретения 15 А В О, О. 1121 А 1.В О. О О, 2187 ный единице. Знак выходного числаопределяеч ся по формулеАя =- ся К + дрд (Ъ + с ЯА(ЪУстрой ст во для сложения и вычитания работает следующим образом.При подаче на входы устройстваоперандов А и В выполняется операция сравнения абсолютных величиноперандов и сложение по модулю 2знаков сА и с . Если знаки совпа.1 одают, то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 сигнал равен нулю, элементы И 6 и 7 закрыты, и преобразование кодов в блоках 2 - 4 неосуществляется. В этом случае устройство работает как обычный сумматор.Если знаки с 8 и . не совпадают, то,формируется, сигнал, управляющий пре"образователем кода суммы 4, и на выходе одного из элементов И появляется сигнал, причем в обратный кодпреобразуется всегдабольшее из чисел А и В. В этом случае после суммирования и преобразования суммы вобратный код получается результат,равный 1 А - В 1.Приведем несколько примеров,Знак Обратный код1. 9832 - 8. 0167О. 6524 6524зо О. 1 3308 6691 Обр,код 3308Обр, кодА О. 76 О 8 - ф 238 ОВ 1. 6524 6524 8878 Обр.код 1121Обр. код7645 7645 о9832 - - 01677812 Обр. код 2187 Быстродейсч вие в предлагаемом45 устройстве достигается за счет отсутствия циклического переноса единицы при вычитании, параллельного выполнения операции сравнения операндов во всех разрядах и параллельного с50 суммированием формирования знака, выходного числа. Выходное число равно сумме входных чисел с учетом зна" ков.Реализация предлагаемого устрой 55 ства.возможна в коде с любым основанием, в том числе и двоичном. Двоичный код является частным случаем многофазного кода, когда число фаз Устройство для сложения и вычитания, содержащее сумматор, три преобразователя прямого кода в обратный код, причем вход первого преобразователя прямого кода в обратный код является входом первого операнда устройства, а выход первого преобразователя прямого кода в обратный: код подключен к первому входу сумматора, вход второго преобразователя прямого кода в обратный код является входом второго операнда устройства, а выход второго преобразователя прямого кода в обратный код подключен к второму входу сумматора, вход тречьего преобразователя прямого кода в обратный код подключен к выходу сумматора, а выход третьего преобразователя прямого кода в обратный код ,подключен к первому выходу устрой ства, о т а и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блок сравнения операндов, блок определения зна-. ка, два элемента И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй входы блока сравнения операндов подключены к входам первого и второго операндов устройства соответственно, прямой выход блока сравнения операндов подключен к первым входам первого элемента И и блока определения знака, инверсный выход блока сравнения операндов подключен к первому входу второго элемента И, вторые входы элементов И соединены между собой и подключены к управляющему входу третьего преобразователя прямого кода в обратный код и выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента И соединен с управляющим входом первого преобразователя прямого кода в обратный код, выход второго элемента И соединен с управляющим входом второго преобразователя прямого кода в обратный код, первый вход элемента ИСКЛЮЧАОЦЕЕ ИЛИ подключен к входу знака первого операнда. устройства и к второму входу блока определения знака, второй вход элемента ИСКЛОЧАЮЩЕЕ ИЛИ подключен11 922730 к входу знака второго операнда устройства и к третьему входу блока определения знака, выход которого подключен к второму выходу устройства.Источники информации, .: 5 принятые во внимание при экспертизе1. Авторское свидетельство СССР У 457084, кл. 6 06 Г .7/385, 1972. 122. Авторское свидетельство СССР М 453691 кл. О 06 Г 7/385, 1974.3. Шауман А.И. Основы мааинной ариФметики, Л., изд-во Ленинградского университета, 1979, с. 52-66 (прототип).Авторское свидетельство СССР И 739530, кл. С 06 Р 7/385 1978.922730 осч а рректо акаэ 2581/6 13 илиал ППП "Патент", г. Ужгород, ул. Проект на Составитель Н.ЗахарскРедактор В.Данко Техред С, Мигунова Тираж 732ИПИ Государстпо делам изобМосква Ж 3 енного комит етений и отк Раушская н