Динамическое запоминающее устройство

Союз Советских Социалистических Реслублик(61) Дополнительное к авт, свид-ву(22) Заявлено 291277 (2 т) 25 б 2201/18-24 с присоединением заявки йо -(51)М, Кла 6 11 С 21/00 Государственный комитет СССР но делам изобретений и открытий(53) УДК 628,327, ,6(088.8) Дата опубликования описания 070981 Г.В. ВиталиеВ, В.А. Герасимов, Р.В. Смирнов и Г Д СофийскийИзобретение относится к области вычислительной техники, а более точно к запоминающим устройствам на микросхемах памяти динамического типа.Известно динамическое запоминающее устройство 11), недостатком которого является наличие прерываний по обращениям, обусловленное необходимостью периодической регенерации информации в запоминающих модулях, невысокое быстродействие и недостаточная надежность.Наиболее близким к данному изобретению является устройство, содержащее запоминающие модули, первые двухканальные переключатели, первые и вторые адресные и управляющие входы которых соединены соответственно с выходами первого счетчика, адресными шинами и выходами первого дешифратора, а выходы - с соответствующими адресными входами запоминающих модулей, управлявщие входы запоминающих модулей подключены к соответствующим управляющим шинам, информационные входы " к выходам шифраторов, а информационные выходы в к входам триггеров регистра информации, выходы которых соедйнены с соответствующими входами вторых дешифраторов, причем входы первого дешифратора присоединены к соответствующим выходам второго счетчика 2Недостатком этого устройства является снижение быстродействия, обусловленное необходимостью двукратного вычисления корректирующего кода при наличии двойных ошибок в случае поразрядной регенерации. Другим недостатком устройства является уменьшение надежности его работы при наличии ошибок регенерации в комбинации со случайными ошибками.Целью изобретения является повышение надежности.н быстродействия устройства.Воставленная цель достигаетсятем, что предлагаемое устройство ф содержит многоканальный переключатель, первые сумматоры по модулю два, первые схемы поразрядного сравнения, элемента Ии элемент "ИЛИ при этом входы многоканального переключателя соединены с первыми выходами вторых дешифраторов, управляющие входы - с вторыми выходами вто,рых .дешифраторов, а выходы - с первыми входами первых сумматоров по эюдулю два, вторые .входы которых под30 40 ключены к выходам второго счетчика, первые, вторые и третьи входы первых схем поразрядного сравнения присоединены соответственно к выходам первых .м".аторов по модулю два, первым..выходам вторых дешифраторов и выходам многоканального переключателя,а выходы - к первым входам одноименных элементов И , вторые входи которых соединены с вторыми выходами втоф рых дешифраторов, а выходы - с входами элемента ИЛИ , а также тем,что второй дешифратор содержит генератор корректирующего кода, блокконтроля четности, генератор логического нуля, вторую схему поразрядного сравнения, дна дополнительныхэлемента И , вторые сумматоры помодулю дна, вторые и третьи двухканальные переключатели и два дополнительных дешифратора, при этом входы второго дешифратора соединены ссоответствующими входами генераторакорректирующего кода и блэка контроля четности, а первые выходы - с выходами генератора корректирующеГокода, первые, вторые и третьи входывторой схемы поразрядного сравнениясоединены соответственно с выходамигенератора логического нуля, генератора корректирующего кода и второгосчетчика, а прямой и обратный выходы - с вторыми выходами второго дешифратора, а также с первыми входами соответственно первого и второгодополнительных элементов И, вторыевходы которых присоединены к обратному выходу блока контроля четности,первые и вторые входы нторых двухканальных переключателей подключенысоответственно к прямым и обратнымвыходам триггеров регистра информации, а первые и вторые управляющиевходы - соответственно к выходампервого и второго дополнительных дешифраторов, входы этих дешифраторовсоединены соответственно с ныходамитретьйх двухканальных переключателейи вторых сумматоров по модулю два,первые и вторые входы которых присоединены соответственно к выходамгенератора корректирующего кода ивторого счетчика, а управляющие входы первого и второго дополнительныхдешифраторов соединены соответстненйо с обратным выходом первого дополнительного элемента И и прямым ныходом второго дополнительного элемента И., обратный выход которого подключен к управляющим входам третьих двухка.нальных переключателей.На фиг, 1 приведена структурная схема устройства; на Фиг. 2 - примервыполнения второго дешифратора; нафиг. 3 - пример ныполнения. схем поразрядного сравнения; на фиг, 4пример выполнения первых и третьихдвухканальных переключателей; на,фиг. 5 - пример ныйолнения вторых двухканальных переключателей; на фиг. б - пример выполнения первого дешифратора и первого и второго дополнительных дешифраторов; на Фиг. 7 - пример выполнения многоканального переключателя.Устройство содержит запоминающие модули 1 динамического типа с адресными входами 2, управляющими входами 3, информационными входами 4 и инФормационными выходами 5. Для управления адресными нходами 2 используют первые двухканальные переключатели б, первые адресные входы 7 которых соединены с выходами первого счетчика 8, вторые адресные входы 9 вс адресными шинами 10, управляющие нходы 11 - с выходами первого дешифратора 12, а выходы - с адресными входами 2 запоминающих модулей 1. Управляющие входы 3 запоминающий модулей 1 подключены к управляющим шинам 13, а информационные входы 4 - к выходам шифраторов 14, которые преобразуют код, поступающий по входным информационным шинам устройства, из обычного двоичного кода н избыточный код с исправлением не менее одной ошибки и обнаружением не менее двойной ошибки, например в код Хэмминга с одной дополнительной проверкой по четности. Информационные выходы 5 запоминающих модулей 1 подключены ко входам триггеров 15 регистра 16 информации. Выходы триггеров 15 соединены с соответствующими входами 17 вторых дешифраторов 18. Входы первого дешифратора 12 присоединены к соответствующим выходам второго счетчика 19. Устройство содержит также многоканальный переключатель 20, первые сумматоры 21 по модулю два, первые схемы 22 поразрядного сравнения, элементы 23 И и элемент 24 ИЛИ. Входы 25 переключателя 20 соединены с первыми выходами 2 б всех дешифраторон 18, а управляющие входы 27 переключателя 20 - с вторыми выходами 28 дешифраторов 18. Выходы 29 переключателя 20 присоединены к первым входам 30 сумматороа 21, вторые входы 31 которых подключены к выходам счетчика 19. Первые входы 32 схем 22 соединены с выходами сумматоров 21, вторые входы 33 схем 22 - с выходами 2 б одноименных дешифраторов 18, а третьи входы 34 - с выходами 29 переключателя 20. Выходы схем 22 присоединены к первым входам 35 одноименных элементов 23, вторые входы 36 которых соединенысо вторыми выходами 28 дешифраторов 18, а выходы - со входами элемента 24,Второй дешифратор 18 (Фиг. 2) содержит гейератор 37 корректирующего кода и блок 38 контроля четности. Генератор 37. используется для вычисления корректирующего кода, например кода Хэмминга, в соответствии с егопереключатели 44 и третьи двухканальвыход 53 - к первому входу 52 элемен 61 переключателей 14 подключены соотс выходами сумматоров 4 3. Первые вхоключателей 45. Выходы переключателей44 соединены с выходными информационными шинами устройства. бо разряда, не является истинной, т,е. в результате может возникнуть одно 5 ки по записи и считыванию регистрипроверочной матрицей. Кроме того,дешифратор 18 содержит многоразрядный генератор 39 логического нуля,выполненный, например, в виде набора инверторов с незадействованными входами, вторую схему 40 поразрядногосравнения, первый дополнительныйэлемент 41 И и второй дополнительный элемент 42 И, вторые сумматоры 43по модулю два, вторые двухканальные ные переключатели 45, первый дополнительный дешифратор 46 и второй дополнительный дешифратор 47. Первые входы 48 схемы 40 соединены с выходами генератора 39, вторые входы 49 схемы 40 - с выходами генератора 37, а третьи входы 50 этой схемы - с выходами второго счетчика 19. Прямой выход 51 схемы 40 подключен к первому входу 52 элемента 41, а обратный та 42. Вторые входы 54 .элементов 41и 42 присоединены к обратному выходу 55 блока 38. Первые входы 56 ивторые входы 57 переключателей 44подключены соответственно к прямымвыходам 58 и обратным выходам 59триггеров 15, а первые управляющиевходы 60 и вторые управляющие входы ветственно к выходам дешифратора 46и дешифратора 47. Входы дешифратора46 соединены с выходами переключателей 45, а входы дешифратора 47 ды 62 и вторые входы 63 переключателей 45 и первые входы 64 и вторыевходы 65 сумматоров 43 присоединенысоответственно к выходам генератора37 и .счетчика 19. Управляющий вход66 дешифратора 46 соединен с обратным выходом 67 элемента 41, а управляющий вход 68 дешифратора 47 соединен с пряьым выходом 69 элемента 42.Обратный выход 70 элемента 42 подключен к управляющим входам 71 переНа Фиг. 3 приведен пример выполнения схем поразрядного сравнения 22 и40, где поразрядное сравнение осуществляется с помощью сумматоров 72по модулю два, Выходы сумматоров 72,регистрирующих совпадение кода на выходе генератора 37 с кодом 000 или кодом на выходе счетчика 19, подключены ко входам двух элементов 73 И, выходы которых соединены со входами элемента 74 ИЛИ.На Фиг. 4 приведен пример выполнения двухканальных переключателей 6 и 45, а на Фиг. 5 - двухканальных переключателей 44. Переключатели выполнены на двух элементах 75 И, вторые входы которых соединены с пряьым или обратным выходом элемента 76 (78) ИЛИ, а выходы подключеныко входам элемента 77 ИЛИ.На фиг. 6 приведен пример выполнения дешифраторов 12, 46 и 47, гдепрямые и обратные выходы входных 5 схем 79 соединены с определеннымивходами элементов 80 И.На фиг. 7 приведен пример выполнения переключателя 20. Управляющиевходы 27 элементов 81 И подключенык выходам 53 схем 40, обратные выходы элементов 81 используются дляблокировки всех входов 27, кроме первого входа, имеющего значение логической "1"Входы элементов 82 И соединены с пряьими выходами элементов81 и выходами генераторов 37, а выходы элементов 82 подключены ко входамэлементов 83 ИЛИ.Устройство работает следующимобразом фиг. 2). Код младших разря 26 дов адреса обращения Ьчитывания илизаписи) поступает по адресным шинам10 на входы 9 переключателей 6, навходы 7 которых с выходов счетчика8 поступает код адреса регенерации. 25 Дешифратор 12 в соответствии с кодом на выходе счетчика 19 возбуждаетуправляющие входы 11.переключателей6, в результате на адресные входы 2одной строки модулей 1, образующиходин из разрядов устройства, поступает код адреса регенерации, а навходы 2 других строк модулей 1 (разрядов устройства) поступает код адреса обращения. Шины 13 используютсядля передачи на управляющие входы 3модулей 1 сигналов "запись/считыванием, старших разрядов кода адресаи тактовых сигналов, управляющихрежимами обращения и регенерации какв обычных динамических запоминающих 46 устройствах. В режиме записи код числа, поступающий по входным информационным шинампреобразуется в избыточный код, например код Хэммингас исправлением одиночных и обнаружением двойных ошибок, с помощью шифратора 14 Поскольку один из разрядов устройства, номер которого определяется счетчиком 19, находится в режиме регенерации, запись в этот разряд щ блокируется, т.е. информация записывается в модули 1 по коду адреса обращения во все информационные разряды, кроме одного. В результате может возникнуть однократная ошибка призаписи кода данного числа. Аналогично при считывании информации с выходов 5 модулей 1 на входы триггеров 15 один из разрядов находится в режиме регенерации, и информация, считанная с выходов 5 модулей 1 данного кратная ошибка jри считывании. Отсутствие ошибок, наличие ошибки по зависи или считыванию или двойной ошибруется с помощью дешифратора 18, а точнее с помощью схемы 40 поразрядного сравнения и элементов 41 и 42.Элемент 41 Фиксирует отсутствие ошибки илн шибку по считыванию, а элемент 42 - ошибку по записи или двойную ошибку. Для управления исправлением одиночных ошибок используется дешифратор 46, а при исправлении двойных ошибок дополнительно используется дешифратор 47. Исправление осуществляется с помощью двухканальных переключателей 44, при этом информация всех разрядов числа, кроме разрядов с ошибками, передается в прямом коде, т,е. с прямых выходов 58 триггеров 15, а информация искаженных разрядов - в обратном ко-, де, т.е. с обратных выходов 59 триггеров 15, В отсутствие ошибок схема40 Фиксирует совпадение нулевого синдрома, т.е. кода на выходе генератора37 с кодом 000 на выходе генератора 39, а блок 38 - отсутствие нечетной ошибки,при этом сигналы с выхода67 элемента 41 и выхода 69 элемента42 блокируют все выходы дешифратора46 и 47, и информация всех разрядовпередается на. выходные шины в прямомкоде.В случае ошибки по считыванию схема 40 фиксирует совпадение синдрома е кодом на выходе счетчика 19, который определяет номер регенерирующего разряда, а блок 38 - наличие нечетной ошибки, В результате сигнал с выхода 70 элемента 42 разрешает передачу кода с выходов генератора 37 на. входы дешифратора 46, а сигнал И с выхода 69 элемента 42 блокирует выходы дешифратора 47. Информация в искаженном разряде инвертируется йереключателем 44, соединенным с возбужденным выходом дешифратора 46. ф) В случае ошибки по записи схема 40 Фиксирует несовпадение кода синдрома с кодом на выходе счетчика 19 и генератора 39, а блок 38 - наличие нЕчетной ошибки. Исправление искажен ного разряда осуществляется аналогич но исправлению ошибки по считыванию. В случае двойной ошибки схема 40 Фиксирует несовпадение кода синдрома с кодом на выходе счетчика 19 и генератора 39, а блок 38 - наличие четной ошибки При этом код синдрома представляет собой поразрядную сумму по модули два номеров разрядов, искаженных при считывании и записи. Сигналы с выхода 67 элемента 41 и выхода 69 55 элемента 42 разрешают передачу сигналов с входов дешифраторов 46 и 47 на. их выходы. Сигнал с выхода 70 элемента .42 разрешает передачу кода с .выходов счетчика 19 на входы дешиф- щ ратора .46. На входе дешифратора 47 поступает поразрядная сумма по модулю два кода с выхода генератора 37 икода с выхода счетчика 19. Обозначим0 0 0 1 О 1 0 0 1 1 О 0 0 1 1 1 1 0 0 1 . 0 1 1 1 А+В В+С А+С А+ В+С Здесь С - номер разряда, искаженного случайной ошибкой. Как показывает анализ табл. 1, в отсутствие случайных ошибок устройство исправляет все ошибки схемы регенерации(строки 1-4). Случаи, относящиеся к строкам 5 и б табл. 1, также поддаются исправлению, .так как эквивалентны случаям ошибки по записи и двойной ошибки по записи - считыванию. Случай строки 7 воспринимается схемой коррекции как двойная ошибка с номерами искаженных разрядов В и А+В+С, т.е, ошибка не может быть исправлена, Случай строки 8 воспринимается как одиночная ошибка по записи с номером искаженного разряда А+ВС .и "исправление" этой ошибки Также приводит к неверному результату. Вероятность необнаружения случайной ошибки равна 0,5, На фиг. 1 приведена структурная схема устройства,. в котором вероятность необнаружения случайной ошибки составляет (0,5) где а - число слогов1 ъ си, через А, а номер разряда, искаженного при считывании через В. Код на выходе генератора 37 в случае ,двойной ошибки равен А=А + В.Следовательно, код на входе дешифратора 47 равен АВ-А+В+В = А, т.е. номеру разряда, искаженного при считывании. Информация в искаженных разрядах инвертируется переключателями 44, соединенными с возбужденными выходами дешифраторов 46 и 47.Рассмотрим работу устройства при наличии случайных ошибок. Обозначим через а = 1 - наличие (а = 0 - отсутствие) ошибки по записи, Ь = 1 - наличие (Ь 0 - отсутствие) ошибки по считыванию, с = 1 - наличие (с = 0 ,отсутствие) случайной ошибки, через 5- значение синдрома на выходе генератора 37, а через р - значение проверки по четности, вычисленной с помощью блока 38.Таблица 1701354 10 в каждом информационном слове устройства, При этом проверка по Хэммингуосуществляется в каждом слоге независимо. Рассмотрим случай в = 2, индекс 1 или 2 в табл. 2 обозначаетпринадлежность к первому или второмуслогу. Для определенности предположим, что слУчайная ошибка произошла в первом слоге. Многоканальный переключатель 20 фиксирует случаи, когда синдром либо первого, либо второго, либо третьего и т.д. слогов не равен ни 0 ни В, т.е, 5 А или(А+8), либо 5 С или (В+С),Табли О О О. О 0 1 0 1. О 0 О О 0 0 1 О В О В+С 0 О 0 0 1 1 1 0 1 О 0 1 8+ А А 1 0 О О А+ 1 В А С А 1 0 О 1 О 1 О1 1 1 О С А 0 В+С 8 А О О 0 0 1 0.1 1 0 О А+ О 1 АК 1 О 1 О 0 О О А+8+С О 1 О 1 1 1 О 1 1 О 1 А+В+С 1 О 1 1 1 1 1 0 О 1 А АА А+В 1 А+С 1 0 О А+С 1 1 0 1 1 1 1 АВ .АО А+В А.+В 1 1 А+В+С А1 0 А+8+С А+В 1 1 1 0 т-,4либо 5(А+С) или (Я+В+С) и т.д. ся корректируемой, так как ошибки Затем производится сравнение 5; и типа С и В+С поддаются исправлению.5.+ В с синдромами других слогов с по- . Для случая в=2 переключатель 20 момощью схем 22, функционирующих анало- жет быть исключен и сравнение 5 з и гично схемам 40. Например, в случае58 с 5 будет происходить постоянстрок 13-1 б таблицы 2 схема 22 перво- но. В данном примере случайная ошибго слога зафиксирует. совпадение синд- ка не обнаруживается только в случае рома 5 либо с синдромом 5, либострок 25-28 таблицЫ 2; В остальном с суммой 5 + В н сигнал "О" с выхо- рабата данного устройства аналогична2.да элемента 24 зафиксирует отсутст- работе известных динамических заповие случайной ошибки. В случае строк минающих устройств.5529-32 таблицы 2 схема 22 первого сло- Изобретение может быть применено га зафиксирует несовпадение синдрома в. запоминающих устройствах на дина с синдромом 5 и суммой 5+В. мичедких элементах, работающих в При этом на входах элемента 23 появят- реальном масштабе времени и не догся два сигнала "1", на его выходе 46 пускающих .прерываний для регенерации также образуется сигнал "1", который информации.пройдет через элемент 24 Ю 1 И и зафиксирует наличие случайной ошибхи. Формула изобретения В случае строк 21-24 также фиксирует. Динамическое запоминающее ус ся случайная ошибка, которая являет- Я ройство, содержащее запоминающиедули, первые двухканальные переключатели, первые и вторые адресные и управляющие входы которых соединены соответственно с выходами первого счетчика, адресными шинами и выходами первого дешифратора, а выходы - с соответствующими адресными входами запоминакщих модулей, управлякщие входы запоминающих модулей подключены к соответствующим управляющим шинам, информационные входы - к выходам шифраторов, а информационные выходы - ф к входам триггеров регистра информации, выходы которых соединены с соответствующими входами вторых дешифраторов, причем входы первого дешифратора соединены с соответствующими 15 выходами второго счетчика, о т л и - ч а ю щ е е с я тем,что, с цельюувеличения быстродействия и надежности устройства, оно содержит многоканальный переключатель, первые сумматоры по Щ модулю два, первые схема поразрядного сравнения, элемента И и элемент ИЛИ, при этом входы многоканального переключателя соединены с первыми выходами вторых дешнфраторов, упРавляющие входы - с вторыми выходами вторых дешифраторов, а выходы - с первыми входами первых сумматоров по модулю два, вторые входы которых подключены к выходам второго счетчика, первые, вторые и третьи входы первых ЗО схем поразрядного сравнения присоединены соответственно к выходам первых сумматоров по модулю два, первым выходам вторых дешифраторов и выходам многоканального переключа- З 5 теля, а выходы - к первым входам одноименных элементов И, вторые входы которых соединены с вторыми выходами вторых дешифраторов, а выходы - с входами элемента ИЛИ. 402. Устройство но п,1, о т л и - ч а ю щ е е с я тем, что второй дешифратор содержит генератор корректирующего кода, блок контроля четности, генератор логического нуля, втоРую схему поразрядного сравнения, два дополнительных элемента И, вторые сумматоры по модулю два, вторые итретьи двухканальные переключателии два дополнительных дешифратора,при этом входы второго дешифраторасоединены с соответствующими входамигенератора корректирующего кода иблока контроля четности, а первыевыходы - с выходами генератора корректирующего кода, первые, вторые итретьи входы второй схемы поразрядного сравнения соединены соответственно с .выходами генератора логического нуля, генератора корректирующего кода и второго счетчика, а прямойи обратный выходы - с вторыми выходами второго дешифратора, а такжес первыми входами соответственно первого и второго дополнительных элементов И, вторые входы которых присоединены к обратному выходу блока контроля четности, первые и вторые входывторых двухканальных переключателейподключены соответственно к присными обратным выходам триггеров регистра информации, а первые и вторыеуправляющие входы - соответственно квыходам первого и второго дополнительных дешифраторов, входы этих дешифраторов соединены соответственно свыходами третьих двухканальных переключателей и вторых сумматоров помодулю два, первые и вторые входыкоторых присоединены соответственнок выходам генератора корректирующегокода и второго счетчика, а управляющие входы первого и второго дополнительных дешифраторов соединены соответственно с обратным выходом пер"вого дополнительного элемента И ипряьюм .выходом второго дополнительного элемента И, обратный выход которого подключен к управляющим входамтретьих двухканальных переключателей.Источники информации,принятые во внимание при экспертизе1. Патент США М 3760379,кл. 340-1738, 1972.2, Авторское свидетельство позаявке М 2434902/18-24, 13.07.1977/ йф Составитель В, ГордоноваРедактор Т.Каменская Техред А, Ач Корректор Л. Иван ПодпнсноСР 4/5 а илиал ППП "Патент", г:ужгород, ул. Броектна 20/62 ВНИИПИ Гос по делам 13035, Москв