Программируемый контроллер

(5 ф)5 0 06 Р 15/00, 0 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ ВТОРС У СВИДЕТЕЛЬСТВУ иг.2) содер вый 35, вто(57) Изобретение относится к автоматике ивычислительной технике, в частности к программному управлению технологическим Изобретение относится к области автоматики и вычислительной техники, в частности к программному управлению технологическими объектами, алгоритм управления которых описывается с помощью временных булевых Функций.Цель изобретенв.я - повышение быстродействия при вычислении булевых функций и сокращение аппаратурных затрат.На фиг,1 представлена схема программируемого контроллера; на фиг.2 - схема блока логической памяти; на фиг.3, 4 - примеры выполнения соответственно вычислительного блока и узла согласования уровней сигналов; на фиг.5 - временная диаграмма Фазы обмена.Программируемый контроллер (фиг,1) содержит вычислительный блок 1, блок 2 логической памяти, блоки ввода-вывода 31-3 ь, узлы 41-4 согласования уровней сигоборудованием, и может быть использовано в программируемых системах управления технологическими объектами, алгоритм управления которых описывается с помощью булевых функций. Цель изобретения - повыщение быстродействия при вычислении булевых функций и сокращение аппаратурных затрат. Программируемый контроллер содержит вычислительный блок и соединенные последовательно блоки ввода-вывода. Для достижения цели в контроллер введен блок логической памяти, а каждый блок ввода-вывода дополнительно содержит узел согласования уровней сигналов, одно- вибратор и элемент ИЛИ. Блок логической памяти содержит первый, второй и третий коммутаторы, элемент НЕ, оперативную память. 2 з.п, ф-лы, 5 ил 2 табл. налов, одновибраторы 51-5 узлы усилителей 61-6, буферные регистры 71-7 п, первые сдвиговые регистры 81-8 п, элементы ИЛИ 91-9 п, триггеры отказа 101-10 П, вторые сдвиговые регистры 1.11-11 кодовые преобразователи 121-12 в, выходы 131-13 п и информационные входы 141-14 п.Вычислительный блок 1 имеет адресный выход 15, информационный вход-выход 16, выходы "Запись" 17, "Выборка" 18, "Сдвиг" 19 и "Прием" 20.Блок 2 логической памяти имеет адресный вход 21, информационный вход-выход 22, вход "Запись" 23, вход"Выборка" 24 и информационный вход 25,Каждый узел 4 согласования уровней сигналов ( = 1,п) имеет выход 26, входы 27-30 и выходы 31 - 33.Блок. логической памяти (фжит оперативную память 34, перрой 36 и третий 37 коммутаторы, элементНЕ 38,Вычислительный блок (фиг.З) содержитвычислительный узел 39, генератор 40 тактовых импульсов, шинный формирователь41, контроллер системной шины 42, постоянную память 43, оперативную память 44,кодовый преобразователь 45.Узел согласования уровней сигналов. (фиг,4) содержит конденсаторы 461-46 а, резисторы 471-474 и триггеры Шмидта 481-48,Устройство работает следующим обра-.зом.Программа пользователя на входномязыке программирования представляет собой систему уравнений, где аргументамислужат входные переменные (входные дискретные сигналы), внутренние переменные,выходные переменные (выходные дискретные сигналы), а функциями - внутренние ивыходные переменные.В процессе трансляции программапользователя преобразуется в последовательность одноразрядных логических инструкций, затем каждая такая инструкцияпредставляется несколькими машиннымикомандами вычислительного узла 39(мдкропроцессора),В качестве вычислительного узла 39может быть выбран КР 580 ИК 80 А. Мнемонические названия машинных команд дляопределенности в дальнейшем даны на языке "Ассемблер" указанного микропроцессора.В табл. 1 приведены список одноразрядных логических инструкций (в дальнейшем инструкций), их мнемокоды, алгоритмвыполнения каждой инструкции, последавательность машинных команд микропроцессора, кодирующих каждую инструкцию,и коды команд ассемблера,Через ХХ ХХ обозначен физический ад, рес ячейки памяти, где хранится соответствующая переменная. Вычисление оулевых функций производится с использованием О-го разряда регистров А и В микропроцессора, в его регистре О хранится константа О,Через РО, 1 О, 30, ЙО обозначены адре; са блока 2 логической памяти 2, при об. ращении к которым соответственно выполняютсячтение и запись прямого значения переменной 0;чтение инверсного значения переменной 0;присвоение переменной О значения 1, если значение О-го разряда регистра А равно 1;присвоение переменной 0 значения О,если значение О-го разряда регистра А равно 1.В программе ЙЯТ 1 записана следующая5 последовательность машинных команд:ЙЯТ 1; ОЙА ВМОУ В,АМО А,МЙЕТ10 Например, программа пользователя состоит из двух уравнений:Х 1+ /Х 2 ХЗ = У 1Х 1 ХЗ+ Х 2 = У 2,где через Х и У обозначены некоторые вход 15 ные и выходные переменные устройства.Программа кодируется следующей последовательностью машинных команд;СОИТЙ МОЧ ВО Инструкция; Х 11.ОА РХ 11 Х 1 Н, 1 Х 2 Инструкция +/Х 2ЙБТ 11 Х 1 Н, РХЗ Инструкция фХЗАИА МОЙА ВЗТА РУ 1МОЧ В,О1 ОА 1 Х 11.Х 1 Н, РХЗ Инструкция ХЗАИА М30 1 Х 1 Н, РХ 2ЙЗТ 1ОЯА:В Инструкция = ЯУ 2ЗТА ЗУ 2 20 Инструкция = У 1 Инструкция: /Х 1 Инструкция + Х 2 ЙЕТ Конец рабочей35 программы,Каждый раз при вызове программыСОИТЙ по значениям переменных Х 1, Х 2, ХЗбудут вычислены значения переменных У 1,У 2.40 Программа пользователя хранится в памяти 43; переменные, над которыми выполняются одноразрядные логическиеинструкции, хранятся в памяти 34; данные,организованные побайтно, например теку 45 щие значения таймеров и счетчиков, рабо. чая и стековая области узла 39, хранятся впамяти 44. Работа узла 39 синхронизируется гене ратором 40, В каждом цикле чтения илизаписи с многоразрядного адресного выхода узла 39 через шинный формирователь 41 информация адреса поступает на многоразрядные входы памяти 43, памяти 44, входы 55 преобразователя 45, памяти 34. С многоразрядного управляющего выхода узла 39 информация управления поступает на одноименный вход контроллера системной шины 42, который вырабатывает сигналыуправления "Чтение" (ЧТН) и "Запись" (ЗАП),Эти сигналы вместе с информацией адресапоступают на входы преобразователя 45.В качестве контроллера системной шины может быть выбран КР 580 ВК 28,На выходах преобразователя 45 формируются сигналы:45 - выборка памяти 43;45 - выборка памяти 44;а45 - сигнал "Запись";45 - сигнал "Выборка";45- сигнал "Сдвиг";45 - сигнал "Прием".Функционирование преобразователя45 описывается таблицей истинности(табл.2).В дальнейшем под выражением - выдать сигнал "Запись", "Выборка", "Сдвиг","Прием" - будем понимать формированиеединичного значения такого сигнала с длительностью. определяемой длительностьюсигналов управления ЧТН и ЗАП.Для всех не указанных в табл. 2 комбинаций значений сигналов ЧТН и ЗАП значения выходныхсигналов преобразователя 45определены как О.Работа программируемого контроллерав целом во времени складывания из двухциклически чередующихся фаз: "Вычисление" и "Обмен".В фазе "Вычисление" выполняется программа пользователя, при этом значениявходных. выходных и внутренних переменных читаются и записываются в памяти 34.В фазе "Обмен" вычисленные значениявыходных деременных из памяти 34 передаются на многоразрядные выходы 131-13 д, азначения входных переменных обновляются путем передачи сигналов с многоразрядных входов 141 - 14 а в память 34.В фазе "Вычисление" ускорение вычислений одноразрядных логических операцийдостигается зз счет избыточного использования адресного пространства узла 39.Обозначим через В Физический адрес, определяемый разрядами адреса АОА 10, некоторой одноразрядной переменной О впамяти 34.При трансляции программы пользователя для такой переменной должны бытьвыполнены следующие подстановки:РО" 5+49 Н:Ж+48 ФФН;80 = Ь+ 48 ФфН;Ва" а+МФФНВыполнение узлом 39 команды чтенияпамяти по адресу РО вызывает следующее:На выходе 454 преобразователя 45Формируется единичное значение сигнала"Выборка", 35 . информационный вход памяти 34, где запи 5 10 15 40 45 50 55 Сигналом" Выборка" по третьему управляющему входу разблокируется третий коммутатор 37,На информационном выходе памяти 34 формируется определяемое разрядами адреса АОА 10 значение переменной О, которая через первый информационный вход и выход третьего коммутатора 37 и через разряд 00 второго и первого многоразрядных входов-выходов контроллера системной шины 42 поступает на информационный выход узла 39.При выполнении узлом 39 команды чтения памяти по адресуО все происходит аналогично чтению по адресу РО эа исключением того, что на выход третьего коммутатора 37 поступает инвертированное значение переменной О с выхода элемента НЕ 38,При выполнении узлом 39 команды записи в память по адресу РО происходит следующее.Нз выходе 45 э преобразователя 45 формируется единичное значение сигнала "Запись". Сигналом "Запись" по третьему управляющему входу разблокируется второй коммутатор 36, и с его выхода единичный сигнал поступает на управляющий вход памяти 34,Информация разряда 00 многоразрядного информационного входа-выхода узла 39 через контроллер системной шины 42 поступает на первый информационный вход первого коммутатора 35, а с его выхода - на сывается по адресу, определяемому разрядами адреса АОА 10.Выполнение узлом 39 команды записи в память по адресу ЯО вызывает следующее. На выходе 45 э преобразователя 45 формируется единичное значение сигнала "Запись".Сигналом "Запись" по третьему управляющему входу разблокируется второй коммутатор 36, и на его выходе формируется единичный сигнал при условии,что на его первый информационный вход поступает единичная информация разряда 00 многоразрядного информационного входа-выхода узла 39 через контроллер системной шины 42.На информационный вход памяти 34 с выхода первого коммутатора 35 подается единичный сигнал.Выполнение узлом 39 команды записи в память по адресу ЙО происходит аналогично записи по адресу ЗО за исключением того, что на информационный вход памяти 34 с выхода первого коммутатора 35 подается нулевой сигнал./ХН 1-я входная переменная й-я входная переменная ПовторитьИ раз(й) -я выходная переменная МОЧ А,М/ЙХН 1-я выходная переменная Выходные Функции первого 35, второго 36 и третьего 37 коммутаторов описываются соответственно логическими выражениями: "Инф.1" /А 11 ./д 12 +д 11 /д 12 + +" Инф.2" А 11 А 12 (1) "Запись "(/А 11 /А 12 + "Инф,1" А 11 /А 12+ "Инф.1" /А 11 А 12+ А 11А 12) (2) "Выборка" (О;/А 11 /А 12 + /О А 11 /А 1 РОА 11А 12). (3)Через "Инф 1" и "Инф.2" обозначены сигналы соответственно на первом информационном входе-выходе 22 и на втором информационном входе 25 блока 2 логической памяти; через 0 - сигнал на информационном выходе памяти 34; через А 11, А 12 - сигналы 11-го и 12-го разрядов многоразрядного адресного входа блока 2 логической памяти,Для определенности предположим, что разрядность многоразрядных выходов 131-13 п одинакова и равна И, а также разрядность многоразрядных входов 14-14 одинакова и равна М.Перед началом обмена вычислительный блок 1 выдает сигнал "Прием" для запоминания значений входных дискретных сигналов во вторых 111-11 сдвиговых регистрах.Повторить М О Ч М, АМ раэ /МХН При выполнении в таком фрагменте команды МОЧМ, А на выходах 45 э и 455 преобразователя 45 формируются сигналы "Сдвиг" и "Запись".Значение входного дискретного сигнала с выхода последовательной информации второго 11 л сдвигового регистра последнего блока ввода-вывода 3 поступает через соответствующие выход узлов 41-4 и через второй информационный вход первого коммутатора 35 на информационный вход Для этого узел 39 должен выполнить командуЗТД, 8 ффНПри этом на выходе 45 л преобразователя 45 формируется сигнал "Прием", который5 через четвертый вход и четвертый выходузлов 41 - 4 поступает на входы параллельной записи вторых 111-11 о сдвиговых регистров, вызывая запоминание текущихзначений входных дискретных сигна 10 лов, поступающих с многоразрядныхвходов 141-14 через преобразователи 121 -12 о на их многоразрядные входы,В дальнейшем чередуются прием входных дискретных сигналов и выдача выход 15 ных дискретных сигналов для блоковввода-вывода Зв 3-3.Чтение и запись информации о входныхи Выходных сигналах в память 34 осществляется при выполнении узлом 39 команд20 чтения и записи в память с базовым адресом58 фН, который загружается в регистры НЯ.узла 39, и смещением Зь определяющимфизический адрес переменной памяти 34,25 Фрагмент программы обмена, обслуживающий один блок ввода-вывода Зь приведен ниже; памяти 34, По сигналу "запись" происходит запоминание этой информации по адресу, 30 определяемому разрядами АОА 10 многоразрядного адресного входа блока 2 логической памяти.Сигнал "Сдвиг" через соответствующиевыходы узлов 41-4 п поступает на тактовые 35 входы первых 81-8 и вторых 111-11 сдвиговых регистров, вызывая последовательный сдвиг информации, Тем самым на выходе последовательной информации вто 1647594 105 10 15 20 25 35 40 45 50 55 рого 11 п сдвигового регистра формируется значение следующего входного дискретного сигнала,При выполнении в указанном выше фрагменте команды МОЧ А, М на выходах 454 и 455 преобразователя 45 формируются сигналы "Сдвиг" и "Выборка".Значение выходного дискретного сигнала, считанное по адресу, определяемому разрядами АОА 10 на информационном выходе памяти 34, через первый информационный вход и выход третьего коммутатора 37, который разблокируется сигналом "Выборка", поступает далее через первый вход и второй выход узла 4 блока ввода-вывода 31 на вход первого 8 сдвигового регистра.По сигналу "Сдвиг" зто значение выходного дискретного сигнала будет записано в младший разряд первого 81 сдвигового регистра блока ввода-вывода 31,После выдачи выходных дискретных сигналов блока ввода-вывода 31 вычислительным блоком 1 выдается сигнал "Прием", Поступившие в первые 81-8 п сдвиговые регистры значения выходных дискретных сигналов записываются в буферные регистры 71-7 п, а затем через многоразрядный вход и выход узлов усилителей 61-6 п поступают на многоразрядные выходы 131-13 п поограммируемого контроллера,Временная диаграмма сигналов "Запись". "Выборка". "Сдвиг" и "Прием" в фазе "Обмен" показана на Фиг.5,При возникновении короткого замыкания в цепи выходного дискретного сигнала одного иэ блоков ввода-вывода 3 на выходе отказа узла усилителей 6; формируется единичный сигнал, который поступает на установочный вход триггера отказа 10 и устанавливает его в состояние "1", Единичный сигнал с выхода триггера отказа 10 поступает через элемент ИЛИ 9 на вход .обнуления буферного регитсра 7 ь вызывая выключение выходных дискретнь 1 х сигналов данного блока.Также единичный сигнал с выхода триггера отказа 10 поступает на один из разрядов многоразрядного информационного входа второго 11 сдвигового регистра. В фазе "Обмен" информация об отказе в данном блоке ввода-вывода 3 поступает в одну из ячеек памяти 34. Обработка информации об отказах в блоках ввода-вывода 31-Зп может быть предусмотрена в программепользователя.Одновибраторы 51-5 п запускаются каждым сигналом "Прием", Пока период поступления сигналов "Прием" не превышает некоторое критическое время Т, на выходах одновибраторов 51-5 п Формируется нулевой сигнал, Время Т выбрано несколько большим, чем максимальное время выполнения фазы "Вычисление".Если в результате выхода из строя вычислительного блока 1 или в результате обрыва линии связи между вычислительным блоком 1 и блоками ввода-вывода 31-Зп время между двумя сигналами "Прием" превышает Т, то на выходах одновибраторов 51-5 п формируется единичный сигнал, который через элементы ИЛИ 91-9 п поступает на вход обнуления буферных регистров 71-7 п, вызывая выключение выходных дискретных сигналов, Тем самым программируемый контроллер переводится в безопасное состояние. Формула изобретения 1. Программируемый контроллер, содержащий вычислительный блок и соединенные последовательно п блоков ввода-вывода, где и - количество абонентов, причем каждый -й блок ввода-вывода содержит узел усилителей, где 1 - 1,п, буферный регистр, первый и второй сдвиговые регистры, триггер отказа, 1-м информационным входом программируемого контроллера является информационный вход. пэраллельной записи второго сдвигового регистра, информзционный вход последовательной записи которого подключен к выходу последовательной информации первого сдвигового регистра, информационные вход и выход буферного регистра подключены соответственно к выходу параллельной информации первого сдвигового регистра и входу узла усилителей. информационный выход которого является 1-м выходом программируемого контроллера, выход отказа узла усилителей подключен к входу установки триггера отказа, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия при вычислении булевых Функций и сокращения аппаратурных затрат, он содержит блок логической памяти, а каждый 1-й блок ввода-вывода дополнительно содержит узел согласования уровней сигналов, одно- вибратор и элемент ИЛИ, выход которого подключен к входу обнуления буферного регистра, первый и второй входы элемента ИЛИ подключены соответственно к выходу одновибратора и выходу триггера отказа, вход сброса которого подключен к выходу одновибратора, выход триггера отказа подключен к дополнительному разряду информационного входа параллельной записи второго сдвиговаго регистра, информационный вход последовательной записи первого сдвигового регистра подключен к первому выходу узла согласования уровней сигна 16475945 10 ЗО 40 45 50 55 лов, тактовые входы первого и второго сдвиговых регистров подключены к второму выходу узла согласования уровней сигналов, вход записи буферного регистра, вход одновибратора и вход параллельной записи второго сдвигового регистра подключены к третьему выходу узла согласования уровней сигналов, адресный вход, входы сигналов "Запись" и "Выборка" блока логической памяти подключены к одноименным выходам вычислительного блока, информационный вход-выход вычислительного блока подключен к информационному входу-выходу блока логической памяти и к первому входу узла согласования уровней сигналов первого блока ввода-вывода, четвертый выход узла согласования уровней сигналов которого подключен к информационному входу блока логической памяти, выходы сиГналов "Сдвиг" и "Прием" вычислительного блока подключены ко второму и третьему входам узла согласования уровней сигналов первого блока ввода-вывода, второй и третий входы узле согласования уровней сигналов(1+1) го блока ввода-вывода подключены соОтветственно к второму и третьему выходам узла согласования уровней сигналов 1-го блока ввода-вывода, четвертый выход и первый вход узла согласования уровней сигнвлое (+ 1-ГО блока ввода-вывода подключены соответственно к четвертому входу узла согласоввния уровней сигналов и к выходу последовательной информации второго сдвигоеого регистра 1-го блока ввода-вывода, выход последовательной информации второо сдвигового регистра и-го блока вводв-вывода подключен к четвертому входу узла согласования уровней сигналов и-гоблока ееодэ-вывода. 2, Контроллер поп.1, отл и ч а ю щийс я тем, что блок логической памяти содержит первый, второй и третий коммутаторы, элемент НЕ, оперативную память, адресный вход которой подключен к адресному входу блока логической памяти, информационный вход, вход чтения/ записи и информационный выход оперативной памяти подключены соответственно к выходам первого и второго коммутаторов и первому информационному входу третьего коммутатора, выход которого подключен к первому информационному входу первого, информационному входу второго коммутаторов и к информационному входу-выходу блока логической памяти, информационный вход которого подключен ко второму информационному входу первого коммутатора, первый и второй управляющие входы первого, второго и третьего коммутаторов подключены к старшим разрядам адресного входа блока логической памяти, входы сигналов "Запись" и "Выборка" которого подключены соответственно к третьим управляющим входам второго и третьего коммутаторов, вход и выход элемента НЕ подключены соответственно к информационному выходу оперативной памяти и ко второму информационному входу третьего коммутатора.3. Контроллерпо п.1,отлич а ющийс я тем, что вычислительный блок содержит вычислительный узел, генератор тактовых импульсов, контролер системной шины, шинный формирователь, постоянную и оперативную память и кодовый преобразователь, причем адресный выход вычислительного узла соединен с информационным входом шинного формирователя, выход которого соединен с адресными входами постоянной и оперативной памяти, с первым входом кодового преобразователя и является адресным выходом блока, информационный вход-выход которого подключен через шину данных к информационному входу-выходу контроллера системной шины, выходу постоянной памяти и информационному входу-выходу оперативной памяти, информационный вход-выход вычислительного узла соединен с информационным входом-выходом контроллера системной шины, выход "Запись" которого соединен с входом "Запись" ОперативнОй памяти и вторым Входом кодовОГО преобразователя, третий вход которого соединен с выходом "Чтение" контроллера системной шины, управляющие выходы вычислительного узла соединены с соответствующими управляющими входами контроллера системной шины, выход генератора тактовых импульсов соединен с тактовым входом вычислительного узла, первый и второй выходы кодового преобразователя соединены соответственно с входом "Выборка" постоянной памяти и входом "Выборка" оперативной памяти, с третьего по шестой выходы кодового преобразователя являются соответственно выходами "Запись", "Выборка", "Сдвиг" и "Прием" блока,1647594 Таблица Коды команд вссемб. ле вКоманды ассемблера Инструкция Мнемокод инструкции Алгоритм выполненияинст к ии РОЧ ВО СОАРО 42 ЗА ХХ ХХ МОЧ 8,0 ОАО СХ Н, О АНА М:/О 42 ЭА ХХ ХХ 21 ХХ ХХ АбО 21 ХХ ХХ Аб А: А./О В: 8+А, А:"0 8: 8+А,А: /О А: А+В,О: А-50 8 З 2 ХХ ХХ С 9 Мфф ОЯА 8 5 ТА ЯО ЯЕТ НОРЙОРНОРТаблице 2 Загрузить аккумулятор переменной О Загрузить аккумулятор инверсией переменной О Логически умножить нв переменную О Логически умножить нв инверсию переменной О Логически сложить с переменной ОЛогически сложить с инверсией переменной О Присвоить значение переменной О Присвоить переменной О значение 1 с фик.свцией Присвоить переменной О значение О с фиксацией Конец рабочей программы21 ХХ ХХ СР 21 ХХ ХХ СГ Вф З 2 ХХ ХХн 1650, Тирак 429 Подлис МоеКИПИ Государственного коюевета по изобретениям и открытиям при ГКНТ СС113 ХВ, Москва, Ж-ЗЬ, Рауаская наб., 4 Л ельский инат "Патент", г. Уж роизводственно-и ул. Гагарина, 1