Аналого-цифровой преобразователь

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) 111) 7 51)4 Н 03 М 1 3 АНИЕ ИЗОБРЕТЕНИЯ О венныи го комсомолаО АН СССРжухова олупроводниМир, 1982. ации в анало ых устройед. Г.М.Петие, 1973,С: СУДАРСТВЕНКЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ ВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Новосибирский госууниверситет им, Ленински Институт теплофизики(57) Изобретение относится к измерительной технике и предназначено дляизмерения амплитуд широкополосных динамических сигналов с динамическойпогрешностью, не превышающей методической погрешностй аналого-цифровогопреобразователя, Целью изобретенияявляется расширение области применения устройства. В устройство, содержащее аналого-цифровой преобразователь 1, аналоговый сумматор 7, двухполярный цифроаналоговый преобразователь (ЦАП) 8, двоичный сумматор 9,блок 11 управления, введены аналоговый инвертор 5, ЦАП 6 положительногосигнала, блок 10 умножения и двоичныиинвертор 12. 2 з.п. ф-лы, 5 ил.1 133Изобретение относится к измерительной технике и предназначено дляизмерений амплитуд широкополосныхдинамических сигналов. с динамическойпогрешностью, не превышающей методической погрешности аналого-цифровогопреобразователяЦель изобретения - расширение области применения устройства.На фиг,1 изображена функциональнаясхема преобразователя; на фиг.2схема блока умножения двоичных чисел;на фиг.З - схема блока управления;на фиг,4 и 5 - временные диаграммы,. поясняющие работу устройства.Преобразователь содержит К-разрядный параллельный аналого-цифровойпреобразователь 1, выполненный нагруппе 2 компараторов, приоритетномшифраторе 3, и резистивном делителе4 из 2 резисторов, первый из которыхимеет сопротивление К/2, последующиерезисторы делителя имеют сопротивление К и последний его резистор имеетсопротивление ЗК/2, аналоговый инвертор 5, (М-К+1)-разрядный цифро-аналоговый преобразователь 6 положительного сигнала, аналоговый сумматор 7,И-разрядный цифро-аналоговый преобразователь (ЦАП) 8 двухполярного сигнала, М-разрядный накапливающий двоичный сумматор 9, блок 10 умножениядвоичных чисел, блок 11 управления идвоичный инвертор 12.Блок 10 умножения двоичных чиселвыполнен на программируемом запоминающем устройстве 13,Блок 11 управления выполнен наПЗУ 14 емкостью 2(И-К+8)-разрядных слов, четырехраэрядном двоичном счетчике 15, (Н-К+1)-разрядномрегистре 16, первом, втором и третьемэлементах И 17 - 19, элементе ИЛИ-НЕ20, Р-триггере 21, тактовом генераторе 22 и инверторе 23,На временных диаграммах (фиг,4 и 5)отмечены следующие моменты времени:и 1 - моменты прихода запускающе Ого импульса ЕХ; С,гСь имоменты стробирования приоритетногошифратора 3; Се,ст и е - моменты стробирования накапливающегосумматора 9; ." - моменты установкив нуль накапливающего сумматора 9 и- момент окончания цикла одноразового измерения. На диаграммах фиг,4также показаны следующие интервалывремени на сигналы; С - время преоб 6237 2разования в режиме одноразового измерения;- время цикла одноразовогоизмерения;- время выхода на следующий режим; Сс - время такта в следящем режиме; ТС - сигнал на инверсном выходе триггера 21; С - выходнойсигнал тактового генератора 22; Я (с)и Р- коды на входах Ц и Р соответственно блока 11 управления;1-Я ц - двоичные сигналы на соответствующих выходах Я,-( ц , блокауправления, причем Я А - управляющийсигнал на входе приоритетного шифратора 3, Я и 1 - сигналы соответственно стробирования и установки нулянакапливающего сумматора, ц, - выходной сигнал готовности данных, а Я -- двоичный (М-К+1)-разрядныйкод Р на входах блоков 6 и 10.Временные диаграммы фиг,5 иллюстрируют процессы измерения входного сигнала 0 (Т) десятиразрядным устройством,содержащим шестираэрядный параллель ный аналого-цифровой преобразователь1, На этих диаграммах показаны следующие сигналы: й 1) - амплитудный диапа.эон измеряемых сигналов Н(1);-1)(Т) . - выходной сигнал блока 5; ЗО +Н Оп ( С) - выходной сигнал блока 6;НАпНцА(Г) - выходной сигнал блока 8;Н(1) - выходной сигнал блока 7;Ц, - опорные напряжения на первых входах соответственно 1-го 3563-го компараторов группы 2 в моментыи Г, Ц и Ц +, - опорные1 ф гф 4напряжения, удовлетворяющие в моменты Г иусловию Ц с ЦЦ .на первых входах соответственно 1.-го 40 и (Е+1)-ГО компараторов Группы 2,где 1.=1,262.Преобразователь работает следующимобразом.Измеряемый сигнал Ц(с) и выходнойсигнал ЦцА (С) двухполярного ЦАП 8,являющийся аналоговым эквивалентомвыходного кода Б(С) накапливающегосумматора 9, поступают на входы аналогового сумматора 7, на выходе которого образуется разностный сигналН(С), равный Ц(С) - Н А(С), СигналЦ (С) преобразуется параллельным аналого-цифровым преобразователем вК-разрядный двоичный код Х(с). Схемапостроена таким образом, что средняя55точка резистивного делителя 4 занулена, а на его входы подаются одинаковые по величине, но разнополярныеопорные напряжения с выходов аналога20 3 133623 вого инвертора 5 и ЦАП 6 положительного сигнала, который управляется выходным кодом Г(1) блока управления, Это обеспечивает измерение двухполяр 5 ных разностных сигналов Б (С), позволяет представить результат измерения Х в виде двоичного числа со знаком в старшем разряде, инвертирование которого посредством инвертора 12 обеспечивает представления положительных сигналов Б(г. 0 в виде двоичных прямых кодов, а отрицательных сигналов Б(Т) ( 0 в виде двоичных дополнительных кодов, что позволяет 15 операции суммирования и вычитания выполнить посредством только суммирования двоичных чисел, а также обеспечивает перестраивание амплитудного диапазона разностных сигналов, что являетсяважным в случае необходимости изменить такой параметр устройства, как допустимая скорость изменения входного сигнала, так как именно амплитудный диапазон параллельного ана лого-цифрового преобразователя ограничивает эту скорость (в случае, когда приращение измеряемого сигнала Б(С) за такт преобразования превышает амплитудный диапазон параллельного аналого-цифрового преобразователя 1, возникает неконтролируемая динамическая погрешность), Очевидно, что изменение опорного напряжения параллельного аналого-цифрового преоб 35 разователя 1 приводит к изменению кванта (г.) шкалы опорных напряжений, так как д( Т) =213 о, ( е) /2В И-разрядном устройстве величина кванта , младшего разряда ЦАП 6 40 равна Ь =202 /2 , что определяет минимальное опорное напряжение К- разрядного параллельного аналогоцифрового преобразователя 1, при котором квант шкалы опорных напряже ний имеет также минимальное значение и равен величине 1 2 П /2 , что соотгветствует весу зрмладшего разряда как накапливающего сумматора 9, так и весу младшего разряда приоритетного шифратора 3. В общем случае величина опорных напряжений определяется кодом Р(1) (устанавливаемым на входах ЦАП 6 в соответствии с входным кодом Р(г.) блока управления) и равна при этомБ (1) =Ь, Р(1), а квант шкалы опорных напряжений соответственно равен (С)=й Р, т,е, вмьрР(г) раз больше кванта младшего раз 74ряда приоритетного шифратора 3, так как независимо от величины опорных напряжений и соответственно разрешающей способности устройства используется один приоритетный шифратор,Следовательно, выходной код Х(г) является двоичным эквивалентом величины Б(г.)/Р, и для приведения кода Х в соответствие с измеренной величиной Б (Т) необходимо умножить код Х(с) на код Р(Т), что осуществляется блоком 10 умножения, На одни входы блока 10 умножения поступает код Х(с) двоичного числа со знаком, а на другие его входы поступает код Р(Г) с выходов блока управления. Для осуществления умножения кодов с минимальной задержкой (не более десятков наносекунд) при малых аппаратурных затратах блок 10 умножения выполнен на программируемом запоминающем устройстве (ПЗУ). Для организации такого табличного способа умножения составляется таблица результатов от перемножения всех возможных в К- разрядном двоичном коде чисел со знаком (т,е, чисел О, + 1, - 1. (+2 -1), -2 ) на возможные в (И-К+1) - разрядном двоичном коде числа 1,2,й-к,2 , Эта таблица заносится в ПЗУ и запрограммированное таким образом ПЗУ включается в устройство как блок умножения. Выходной код 2(й) блока умножения равен произведению двух двоичных чисел, поступающих на его входы, а именно Х(г.)=Х Р(С) и соответствует измеренной разностной величине П(г), Этот код суммируется с содержимым накапливающего сумматора и результат Б(г. ), равный Я+Е (М-разрядное двоичное число со знаком), заносится в накапливающий сумматор по импульсу блока управления. Далее код Я(г.) поступает на входы двухполярного ЦАП 8, способном отрабатывать такие двоичные числа со знаком, и в соответствии с кодом Б(1 ) выходной сигнал Б(Г) устанавливается равным сигналу П (С)Е(с), где 0Е ( а(с) /2, т,е, величина остатка от преобразования не превышает половины кванта щкалы опорных напряжений, Разностный сигнал при этом равен Б (г)=П (г. ) -П (г)ф +Е(С) . Таким выполнением резистивного делителя 4, когда его первый резистор имеет сопротивление В./2, а последний - ЗК/2, обеспечивается нахожде5 133ние средней точки делителя в среднейточке (2+1)-го резистора, включенного между первыми входами 2-гос.Кни (2 +1)-го компараторов группы 2,и таким образом достигается сдвиг относительно нуля всех положительныхэквидистантных опорных напряженийкомпараторов на полкванта с(С) шкалыопорных напряжений вверх, а всех отрицательных эквидистантных опорныхнапряжений - на полкванта а(С) вниз.Это позволяет свести методическуюпогрешность преобразования к величинене более А/2 и таким образом выравнять величины диапазонов положительных и отрицательных приращений измеряемого сигнала за такт преобразования, т,е, позволяет обеспечитьодинаковые величины допустимой (какположительной, так и отрицательной)скорости измеряемого сигналаТаким образом, как в следящем режиме, так и в режиме одноразового измерения в схеме легко достигаетсякак измерение сигналов, имеющих знакопеременную скорость изменения, таки перестраивания таких параметровустройства, как его разрешающая способность и допустимая скорость изменения измеряемых сигналов, так какпроцесс уравновешивания сводится кпростому суммированию выходного кодаблока умножения с кодом накапливающего сумматора, в соответствии с выходным кодом которого устанавливаетсякомпенсирующее напряжение двухполярного ЦАП.Так, например, временные диаграммы фиг,4 и 5 иллюстрируют работу10-разрядного устройства, содержащего шестиразрядный параллельный аналого-циФровой преобразователь 1, пятиразрядный ЦАП 6 и 10-разрядныйдвухполярный ЦАП 8, и соответственноимеющего шестнадцать программно-перестраиваемых диапазонов опорных напряжений блока 1, которые задаются че 1 тырехразрядным двоичным кодом Р(с),и два режима - следящий и одноразового измерения, который задается одноразрядным двоичным кодом 0(1) навходах блока 11 управления,Как показано на временных диаграммах, устройство имеет следующееисходное состояние. Накапливающийсумматор обнулен, т,е. код Б(С,)=0и соответственно сигнал У д(С) также оавен нулю, На входах блоков 6 6237 б и 10 установлен код Р(г.,)=16, соответственно опорные напряжения равныП, (С,)=фц амплитудному диапазонувходных сигналов П,(С), и при этомадресуется та часть таблицы ПЗУ, гдехранятся произведения двоичных чисел(О, +1,-1+31,-32) 16, А разностный сигнал Оравен соответст 7венно сигналу П(С), На интервалеприведены диаграммы для режима одноразового измерения, Так, вмомент , приходит запускающий импульс ЕХ, по которому запоминаются 15значения входных кодов Р(1 )=4 исО(С,)=1, установленных к этому момен.ту на входах блока управления, иблок управления начинает .выработкууправляющей последовательности длярежима одноразового измерения, В момент Т по импульсу Явходной унитарный код компараторов 2, являющийся кодом зоны У 4 П (г. ) с П , запоминается в приоритетном шифратореи преобразуется им в двоичный кодХ(11), который поступает на адресныевходы младших разрядов ПЗУ, такимобразом адресуется ячейка с содержимым 2=Х(е ) 16, Выходной код2(г.) блока умножения суммируется ссодержимым накапливающего сумматораБ( )=0 и результат Б=2(г.1) заносится в накапливающий сумматор вмомент Т по импульсу (, В соответ 11ствии с кодом Б(г.,) выходной сигнал 35П устанавливается к моменту Сна уровне середины зоны П сПх(1)сП , и равен при этом П х(С 1)ф Е( ),где Г ссП /64, а разностный сигнал к этому моменту равен Пс(С ) =Пх("г ) Пх(1)1 - Е . В момент Сблок .управления также устанавливаеткод Р(г.) равным коду Р(г.,)=4. Такимобразом, к моменту Т опорные напряжения устанавливаются равными 45Поп=+О/4, и допустимая скоростьизменения входного сигнала для даннойпрограммы Р( С,) равна +(П,/4-П,/64) //,.В моментвыходной унитарный код 50компараторов 2 запоминается в приоритетном шифраторе 3 по импульсу Я 4и преобразуется в двоичный код Х(й)который поступает на адресные входымладших разрядов ПЗУ, на адресныхвходах старших разрядов которогоустановлен код Р=4, адресующийчасть таблицы произведений (О, +1,-1 +31, -32) 4, Таким образом, 7 133623 адресуется ячейка с содержимым Е(2)= =Х(1,) 4, соответствующим величине П(Т). Код Е(12) суммируется с содержимым накапливающего сумматора ив,) момент С по импульсу Я результат Б(й 2)=8(1)+2(С 2) заносится в накапливающий сумматор. Этот код Б(С 2) является двоичным эквивалентом сиг 1 нала 1)(Г ) + Е ( ), где О (62)10 (1) /256, В момент С блок управления так же вырабатывает импульс Я, на шине готовности данных, по которому результат 8(С ) измерения снимается с выходных шин устройства, а в момент 15 С импульсом Я накапливающий сумма 2итор обнуляется в код Р( ) принимает2значение, соответствующее исходному состоянию. К моменту . устройство устанавливается в исходное состояние, 20 Время йреобразования в режиме одноразового измерения равно времени С 2- С, а время цикла измерения - времени й - Т . С приходом следующего запус 3 0кающего импульса в устройстве может 25 быть приведено измерение по любой из шестнадцати программ в любом из двух режимов, коды которых установлены на входах блока управления к этому моменту, 30Так, интервал- , на временных диаграммах соответствует состоянию устройства в следящем режиме измерения, в котором можно выделить переходной режим, когда устройство входит в захват сигнала 1) (С) и еще неХследит за ним с заданной точностью, и основной режим слежения. Время переходного режима в устройстве равно времени одного такта С - С, и работа 40 в этом такте ничем не отлйчается от работы устройства в тактеописанной вьппе, Соответственно, к моментувыходной сигнал Пц( Т ) равен сигналУ Бх(С)Е(С ), где Ос Е(С) ( 45 (П /64, а разностный сигнал 1) равен ГС(2:)-П (й)3 Е(Т ). На входах блоков 10 и 6 установлен код Р(С), равный Р(,)/2, соответственно к моментуОпорные напряжения рявны 1 П, (С)=Ш /8, а допустимая скорость измерения сигнала в этом такте равна Щ/8-П,/64)/(С -С ), В момент выходной код комйараторов 2 по импульсу Я запоминается в приоритетном шифраторе 3 и преобразуется им в двоичный код Х( ), который поступает на входы блока умножения. Выходной код 2 блока умножения, равный 82 Х(г), соответствует величинеП. Код 2 суммируется с содержимым накапливающего сумматораи в момент 1 по импульсу Ц результат 8(С )=Б(Т ) +Х(С ) заносйтся внакапливающий сумматор, в соответствии с кодом (г.) сигнал 0(с)к моменту С устанавливается равнымсигналу П( )-Е (г. ), где 0(Я (сП /512, а разностный сигнал к этомумоменту рЯВен Пу( ) =ПП х( ) 2+Е(й ) . При этом допустимая скоростьизмейения сигнала П в этом ипоследующих тактах слежения равнавеличине +(1) /8-ц /512) /г., Устройство находится в таком режиме слежения независимо от запускающих импу.льсов до тех пор, пока не произойдетпереключение кода режима Я(С) навходе блока управления,Блок 11 управления работает следующим образом.В исходном состоянии триггер 21находится в единичном, а счетчик 15в нулевом состоянии, Сигнал ТО запрещает выходные импульсы С тактовогогенератора 22, а нулевые сигналысчетчика 15,поступают на адресныевходы младших разрядов А -Аз схемы14 ПЗУ, в результате чего выходныесигналы ПЗУ Я - Я,.соответствуютсодержимому ячейки с адресом кратнымшестнадцати, т,е, с адресами О, 16,32, ,(2 "-16), В указанныхячейках ПЗУ схемы 14 содержимое.со. -ответствует значениям управляющихсигналов для исходного состояния устройства (фиг.5)В момент 1 (й ) наС-вход триггера 21 поступает запускающий импульс ЕХ, который устанавливает триггер в нулевое состояние,при этом единичный сигнал ТС проходИтчерез схему И 17, разрешенную единичным сигналом ( схемы 14, и поступает на С-вход регистра 16, в результате чего входные коды Р(г.0) и Ц(й)заносятся в регистр. Коды Р иЯ(С,) поступают,с выходов регистраиа адресные входы старших разрядовсхемы 14. Таким образом, адресуетсята ячейка ПЗУ, которая является начальной ячейкой, заданной кодамиР.(г.) и Я(с,) соответственно программы и режима работы, Под каждую извозможных в устройстве программ рабо.ты отведено по шестнадцать (И-К+8)разрядных слов, начальные адресаэтих групп по шестнадцать ячеек сле 9 133623 дующиеф 0,16,32(2" -16) для программ следящего режима и 2 " (2" 4 + 16) (2 - "+ - 16) для программ одноразового режима измерения. Таким образом, в ПЗУ схемы 14 хранят-ся значения управляющих послеловаЯ К+1тельностей для 2 -ти программ работы.10Единичныйсигнал ТС так же разрешает прохождение импульсов С на вход "+1" счетчика 15, выходные сигналы которого поступают на младшие адресные входы А - А схемы 14, в резуль Б тате чего содержимое ПЗУ последовательно выбирается на выходы Я ,., 1Я , и, таким образом, вырабатывается последовательность управляющих сигналов в соответствии с заданной 20 кодами Р(о) и Я(,) программы и режима работы. В режиме одноразового измерения в моментвыбора ячейки ПЗУ с адресом, смещенным на 10 относительно начального адреса программы, 25 вырабатывается импульс Я, который проходит через схему ИЛИ-НЕ 20 и устанавливает триггер 21 и счетчик 15 в исходное состояние, в результате чего режим измерения завершается. 30 В следящем режиме при выборе содержимого ячейки с адресом, смещенным на 9 относительно начального адреса программы Р(г.п), вырабатывается импульскоторый поступает на входы схем 18 и 19, которые по вторым входам управляются прямым и инверсным битом Я(Т), В зависимости от значения Я(1) происходит выполнение еще одного такта й. или следящий режим завершается. 40 Так, если Я=0 в момент й выработки импульса Я , т,е. подтверждается продолжение следящего режима, то импульс Ц проходит через схему 19 на вход стробирования счетчика 15, и в 45 счетчик заносится двоичное число 5 с его П-входов. Таким образом, на адресных входах схемы 14 устанавливается адрес, соответствующий началу управляющей последовательности тактасоответственно еще раз выполняется такт слежения. Если же к моменту выработки импульса Ясостояние кода Я(С) изменилось и стало единичным, то импульс Ц проходит через схемы 19 и 20 и устанавливает триггер 21 и счетчик 15 в исходное состояние, в результате чего следящий режим завершается, и устройство находится в исОходном состоянии до следующего запускающего импульса.Как показано вьппе, в предлагаемом преобразователе возможны два режима следящий и одноразового измерения, причем время выхода на следящий режим не зависит от входного сигнала и всегда равно времени одного такта в отличие от известной схемы, которая имеет переменное время выхода на следящий режим, равное в худшем случае величине 2 " " периодов тактовой частоты, Более того, в отличие от известного устройства в каждом иэ двух режимов обеспечено по 2"программно-перестраиваемых диапазонов допустимых приращений измеряемого сигнала за такт, что эквивалентно К К+12 устройствам с различными допустимой скоростью изменения измеряемого сигнала и разрешающей способ" ностью: Таким образом, предлагаемый преобразователь в отличие от известного в одном устройстве обеспечивает высокую разрешающую способность 2 Б/ /2 при измерении сигналов, скорость изменения которых не превьппает величины ф 2 У 2 " /2 Й , а в верхнем предельном случае позволяет измерять высокочастотные сигналы параллельным К-разрядным аналого-цифровым преобразователем как в следящем режиме, так и в режиме одноразового измерения. Это существенно расширяет область применения предлагаемого устройства в сравнении с известным.Формула изобретения1. Аналого-циФровой преобразователь, содержащий К-разрядный параллельный аналого-цифровой преобразователь, выполненный на группе компараторов, приоритетном шифраторе и резистивном делителе, выходы которого соединены соответственно с первыми входами компараторов группы, вторые входы которых объединены и подключены к выходу аналогового сумматора, а выходы соединены соответственно с информационными входами приоритетного шифратора, стробирующий вход которого подключен к первому выходу блока управления, выходы М-разрядного накапливающего двоичного сумматора подключены соответственно к входам двухполярного цифроаналогового преобразователя и являются выходными12 37 11 133 б 2 шинами, а выход двухполярного цифроаналогового преобразователя соединен с первым входом аналогового сумматора, второй вход которого является5 входной шиной, о т л и ч а ю щ и й - с я тем, что, с целью расширения области применения, в него введены аналоговый инвертор (В-К+1)-разрядный цифроаналоговый преобразователь по ложительного сигнала, двоичный инвертор и блок умножения двоичных чисел, при этом первый вход резистивного делителя подключен к выходу аналогового сумматора, вход которого объединен 15 с вторым входом резистивного делителя и подключен к выходу(И-К+1)-разрядного цифроаналогового преобразователя положительного сигнала, входы которого объединены соответственно с входа О ми множителя блока умножения двоичных чисел и подключены соответственно к вторым выходам блока управления, третий и четвертый выходы которого соединены соответственно со стробирую щим входом и входом установки в "О" И-разрядного накапливающего двоичного сумматора, входы которого подключены соответственно к выходам блока умножения двоичных чисел, информационные ЗО входы множимого которого соединены с выходами Кмладших разрядов приоритетного шифратора, а вход знака множимого подключен к выходу двоичного инвертора, вход которого соединен с выходом старшего разряда приоритетного шифратора, причем пятый выход, первый, второй и третий входы блока управления являются соответственно шинами готовности данных Пуск", кода режима и кода программы работы устройства, средний вывод резистивного делителя является шиной нулевого потенциала. 452. Преобразователь по п.1, о т - л и ч а ю щ и й с я тем, что, с целью уменьшения времени преобразования за счет уменьшения времени умножения, блок умножения двоичных чисел выполнен на программируемом постоянном запоминающем устройстве емкостью2 " Б-разрядных слов, адресные входы которого являются соответственно входами множителя, множимого и знака множимого блока умножения двоичных чисел, выходами которого являются соответственно выходы программируемого постоянного запоминающего устройства3Преобразователь по п.1, о т л и ч а ю щ и й с я тем, что блок управления выполнен на постоянном запоминающем устройстве, счетчике импульсов, регистре, первом, втором и третьем элементах И, элементе ИЛИ-НЕ, П-триггере, тактовом генераторе и инверторе, вход которого объединен с первым входом третьего элемента И, информационным входом старшего регистра и является вторым входом блока управления, третьими входами которого являются соответственно информационные входы младших разрядов регистра, вход записи которого соединен с выходом первого элемента И, а выходы подключены соответственно к первым адресным входам постоянного запоминающего устройства, вторые адресные входы которого соединены соответственно с выходами разрядов счетчика импульсов, входы первого и третьего разрядов которого объединены и являются шиной логической единицы, входы второго и четвертого разрядов объединены с Р-входом Э-триггера и являются шиной логического нуля, а вход сложения соединен с выходом тактового генератора, управляющий вход которого объединен с первйм входом первого элемента И и подключен к инверсному выходу П-триггера, вход установки в " 1" которого объединен. с входом установки в "О" счетчика импульсов и соединен с выходом элемента ИЛИ-НЕ, первый вход которого подключен к первому выходу постоянного запоминающего устройства, а второй вход соединен с выходом третьего элемента И, второй вход которого объединен с первым входом второго элемента И и подключен к второму выходу постоянного запоминающего устройства, третий выход которого соединен с вторым входом первого элемента И, а четвертый, пятый, шестой, седьмой и восьмой выходы являются соответственно первым, третьим, четвертым, пятым и вторыми вь 1 ходами блока управления, первым входом которого является С-вход Э-триггера, а вход предварительной установки счетчика импульсов соединен с выходом второго элемента И, второй вход которого подключен к выходу инвертора.1336237 Составитель Ю.СпириТехред И,Попович ов Кор ктор С,Шекмар и едакто аз,40 е Подписнотета СССРрытийнаб д, 4/5 роизводственно-полиграфическое предприятие 5./56 Тираж 901 ВНИИПИ Государственного ко по делам изобретений и о 113035, Москва, Ж, Раушск