Устройство для контроля программ

.1(йФф 1 чкОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ,Ю ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Андроповский авиационный технологический институт(56) Авторское свидетельство СССР Р 807292, кл. С 06 Р 11/12, 1976.Авторское свидетельство СССР .Р 1260960, кл. С 06 Р 11/28, 1985.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПРОГРАММ(57) Изобретение относится к вычислительной технике и направлено на повышение достоверности контроля программв процессе их выполнения. Устройствообеспечивает синтаксический контрольпрограмм микропроцессорных систем стремя шинами. При этом обнаруживаются два типа некорректных ошибок, Дляобнаружения некорректных обращенийк устройствам контролируемой системы332323 блок постоянной памяти хранит кодыэтих устройств, выбираемые по состоянию шины адреса, При этом с помощьюшифратора обеспечивается кодированиенекорректных обращений к устройстваммикропроцессорной системы. Сопоставление значений выходных сигналов шифратора с кодами устройств, к которым осуществляется обращение, реализуется мультиплексором. При несоответствии этих сигналов устанавливаетсятриггер, Фиксирующий наличие ошибкипри обращении к некоторому устройству контролируемой системы, Для обнаружения некорректных комбинаций сигналов на шине управления они разделены на две группы. Несовместимые вовремени управляющие сигналы подаются. непосредственно на входы порогового элемента. Совместимые во времениуправляющие сигналы поступают на дешифратор, выходные сигналы которого,соответствующие разрешенным комбина- .циям, объединяются с помощью элемента ИЛИ и также поступают на вход порогового блока. Он имеет порог срабатывания, равный двум, При достиженииэтого порога, что соответствует запрещенной комбинации сигналов на шине управления, на выходе порогового Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем.Цель изобретения - повышение достоверности контроля,На фиг,1 изображена структурнаясхема устрсйства; на фиг.2 - примерреализации порогового блока,Устройство для контроля программсодержит последовательно соединенныеблок 1 постоянной памяти, первый регистр 2, первый дешифратор 3 и первый блок 4 элементов индикации шифратор 5, вход которого подключен куправляющей шине 6 контролируемоймикропроцессорной системы, мультиплексор 7, информационный вход которогосоединен с выходом шифратора 5, а блока появляется импульс, устанавливающий в единичное состояние триггер,что приводит к активизации выходасинтаксической ошибки устройства, Выходные сигналы дешифратора, соответствующие запрещенным комбинациям совместимых вовремени управляющих сигналов, также объединяются на другомэлементе ИЛИ и возбуждают триггерошибки. Выход ошибки устройствасоединяется с входом запроса прерывания процессора системы. Это обеспечивает переход к выполнению подпрограммы обработки прерываний по синтаксической ошибке с целью принятиянеобходимых действий. Одновременнос обнаружением ошибки любого типаосуществляются запоминание и индикация информации, позволяющей идентиФицировать тип синтаксической ошибки.Эта информация может использоватьсяпри ремонте контролируемой микропроцессорной системы. Устройство содержит блок 1 постоянной памяти, первый2 и второй 16 регистры, первый 3 ивторой 12 дешифраторы, первый 4 ивторой 17 блоки индикации, мультиплек.сор 7, триггер 9, пороговый блок 13,первый 14, второй 15, третий 18, ичетвертый 19 элементы ИЛИ, 2 ил.3 табл. управляющий вход - с выходом блока1 постоянной памяти, вход которогоподключен к адресной шине 8 контролируемой микропроцессорной системы,триггер 9, выход которого являетсявыходом 10 ошибки устройства, а входсброса соединен с входом 11 сбросаустройства и входом начальной установки первого регистра 2, вход синхронизации которого соединен с выходом мультиппексора 7, второй дешифратор 12 и последовательно соединенные пороговый блок 13, первый 14 ивторой 15 элементы ИЛИ, выход последнего соединен с единичным входомтриггера 9, а второй вход - с выходом мультиппексора 7, второй регистр.6 и второй блок 17 элементов индикации, группа входов которого соеди,3133232пена с выходом второго регистра 16,тактовый вход которого соединен свыходом первого элемента ИЛИ 14,вход начальной установки - с входом51 сброса устройства, а информационный вход подключен к управляющей шине 6 контролируемой микропроцессорной системы, первая группа линий которой соединена с группой входов порогового блока 3, а вторая группа линий - с входом второго дешифратора12, первая группа выходов которогочерез третий элемент ИЛИ 18 подключена к входу порогового блока 13, а вто рая группа выходов через четвертыйэлемент ИЛИ 19 соединена с вторымвходом первого элемента ИЛИ 4.Пример реализации порогового блока 13 приведен для случая, когда необходимо контролировать состояниешестиразрядной входной йины 20. Приэтом в состав порогового блока 13 входят три одноразрядных сумматора 21-23и элемент ИЛИ 24, выход которого является выходом 25 порогового блока 13,а входы соединены с выходами переноса всех одноразрядных сумматоров,выходы суммы одноразрядных сумматоров21 и 22 подключены к одному из вхо- ЗОдов одноразрядных сумматоров 22 и 23соответственно, остальные входы одноразрядных сумматоров 21-23 являютсявходами порогового блока. При этомвходная шина является семиразрядной.Поскольку необходимо контролироватьтолько шесть разрядов, то седьмая линия входной шины не используется иподключена к нулевому потенциалу (логический ноль),40Устройство работает следующим образом.Оно обеспечивает контроль программ наиболее Распространенноймикропроцессорной системы с тремяшинами: шиной адреса, шиной данныхи шиной управления. Для обеспеченияконтроля микропроцессорной системывход 6 предлагаемого устройства под -ключается к управляющей шине контролируемой системы, вход 8 - к старшим разрядам ее адресной шины, вход11 сброса - к цепи сброса микропроцессора, а выход 10 сигнала синтаксической ошибки 10 - к входу запросапрерывания микропроцессора.В общем случае контролируемаямикропроцессорная система содержитпостоянную память (11 ЗУ), оператив 34ную память (ОЗУ) в которой организуется стек, и устройства ввода-вывода (УВВ), Па стадии программирования программист должен распределитьзону адресного пространства микропроцессора и закрепить за каждым изустройств системы определенную адрес-ную зону. При этом часть адресногопространства остается неиспользованной.Для обращения к конкретному устройству микропроцессор формирует на ыинеадреса соответствующий код, обеспечивающий активацию выбранного устройства. Для упрощения селекции выбираемого устройства распределение адресов осуществляется таким образом, чтобы постаршим разрядам адреса можно было быопределить устройство, к которому осуществляется обращениеКоличество используемых для этого старших разрядовопределяется минимальным объемом адресного пространства, закрепляемогоза каким-либо устройством микропроцессорной системы. Пусть, например,для идентификации выбираемого устройства системы использовано пять разрядов А 15, А 14, А 13, А 12, А 11адресной шины и зоны адресного пространства распределены в соответствиис табл.1,При таком составе контролируемои микропроцессорной системы устройство, к которому осуществляется обращение, может быть указано трехразрядным кодом. Перекодирование входного микропроцессорного кода на старших разрядах пины 8 адреса в код, указывающий тип выбираемого устройства, осуществляется блоком 1 постоянной памяти. Для этого в нем по соответствущим адресам хранятся коды устройств микропроцессорной системы. Пусть код ПЗУ - 001, код ОЗУ - 010, код стека - 011, код УВВ - 100, а код неиспользованной зоны - 000. Тогда в блоке 1 постоянной памяти должны храниться коды в соответствии с табл.2.Таким образом, при обращении микропроцессора к какому-либо конкретному устройству системы на выходах блока 1 постояннои памяти формируется соответствующий код и мультиплексор 7 выбирает соответствующий информационный вход, подключенный к одному иэ выходов шифратора 5, вход которого подключен к управляющей шине 6 контролируемой системы. В состав шины управ40 133232ления типовой микропроцессорной системы входят следующие сигналы: чтение памяти - ЧТ; запись в памятьЗП; ввод - ВВ; вывод - ВЫВ; загрузка.в стек - ЗСТ; извлечение из стекаИСТ; чтение первого байта команды -И 1; подтверждение прерывания - ПП 1При этом предполагается, что всеэти сигналы стробированы соответствующими строб-сигналами микропроцессора "Прием" (РЧ 111) или "Запись" (УР).Совершенно очевидно, что при нормальном функционировании системы микропроцессор генерирует управляющие сигналы в строгом соответствиис устройством, к которому обращается.Нарушение этого соответствия свидетельствует об отказе или сбое в системе и является синтаксически некорректной ситуацией. Шифратор 5 обеспечивает кодирование этих ситуаций всоответствии с допустимыми комбинациями управляющих сигналов. Функциони.рование шифратора 5 описывается 25табл,З его истинности,Каждый разряд выходного кода шифратора 5 соответствует устройствуконтролируемой микропроцессорнойсистемы (У - неиспользуемая зона ад- З 0ресного пространства; Ч 1 - ПЗУ;ОЗУ; У - стек; У - устройства ввода-вывода). Единицы в правой частитабл.З соответствуют некорректным, анули - корректным ситуациям. Например, для ПЗУ некорректными входнымисигналами являются ЗП, ВВ, В 5 З, ЭСТ,ИСТ, Для неиспользованной зоны адресного пространства любой управляющийсигнал будет некорректным.Для обнаружения некорректных ситуаций в контролируемой системе необходимо значения выходного кода шифратора 5 сопоставить с устройством, ккоторому осуществляется обращение поадресной шине 6 в текущий момент времени. Это осуществляется мультиплексором 7, При нормальной работе микропроцессорной системы исполняемые команды корректны, поэтому на соответствующем выходе шифратора 5 и на выходемультиплексора 7 имеется постоянныйуровень логического нуля. Это связанос тем, что на управляющих входах мультиплексора 7 блокпостоянной памяти55устанавливает код устройства, к которому идет обращение, и выбираетсясоответствующий информационный входмультиплексора 7, Последний подклю 36чен к соответствующему выходу шифратора 5 (табл.2), где единицами закодированы только некорректные обращения (табл,3) . 11 оскольку на выходмультиплексора 7 сигнал не поступает,регистр 2 остается в обнуленном состоянии, которое установлено при сбросе микропроцессорной системы черезвхоД 11 сброса устройства. Нулевойкод с выхода регистра 2 поступает навход дешифратора 3, в результате чего на его нулевом выходе устанавливается активный потенциал. Это приводитк засветке соответствующего элементаиндикации блока 4 элементов индикации,свидетельствующего о синтаксическиправильной работе процессора (например, зеленого цвета),При исполнении процессором микропроцессорной системы программы в результате сбоя.или отказа его элементов возможно возникновение некорректной ситуации при обращении ккакому-либо устройству системы. Ктаким ситуациям относятся попыткаизвлечения команды из зоны оперативной памяти в результате сбоя программного счетчика процессора, попытка записи числа в зону ПЗУ в результатесбоя косвенного адреса или отказаодной из линий адресной шины и т.п.Некорректным является также любоеобращение к неиспользуемой зоне адресного пространства.При возникновении подобной некорректной синтаксическои ситуации работа устройства описывается следующейпоследовательностью событий. Блок1 постоянной памяти устанавливает науправляющих входах мультиплексора 7код устройства микропроцессорной системы, к которому должно производиться обращение. Благодаря этому средиинформационных входов мультиплексора7 выбирается тот, который связан ссоответствующим выходом шифратора 5,При некорректной ситуации код адресной зоны выбираемого устройства несоответствует. комбинации управляющихсигналов на шине 6 управления. Поэтому на выбранном информационном входемультиплексора 7 всегда присутствуетлогическая единица (табл.З), и наего выходе появляется сигнал, свидетельствующий об ошибке. Этот сигналчерез элемент ИЛИ 15 поступает на установочный вход триггера 9, переводяего в единичное состояние, В резуль 1332323тате этого на выходе 1 О ошибки устройства появляется активный уровень,свидетельствующий об ошибке. Одновременно импульс с выхода мультиплексора 7 поступает на вход синхронизациирегистра 2. Благодаря этому в него записывается код устройства контролируемой микропроцессорной системы,при обращении к которому происходитнекорректное обращение. Этот код декодируется дешифратором 3 и в блоке4 элементов индикации высвечивается 1 О соответ ствующий элемент, свидетельствующий о том, что произошла синтаксическая ошибка определенного типа (навочный вход триггера 9, что приводит 30 к установке его в состояние логической единицы и выдаче активного сигнала на выход 10 синтаксической ошибки устройства. Этот же сигнал с выхода мультиплексоразаписывает в регистр 2 код 010, и дешифратор 3 35 выбирает и засвечивает третий сверхуэлемент индикации блока 4 элементов индикации. Этот элемент можно назвать"Синтаксическая ошибка при обращении к ОЗУ". Эта информация может использоваться при ремонте контролируемой системы, В рассмотренном типе некорректных синтаксических ситуаций комбинация управляющих сигналов на шине 6 управления является корректной, а 40 45 некорректно ее сочетание с адресом на адресной шине 8 системы. Однако кроме подобных некорректных ситуацийчасто в результате отказов или сбоеввозникают некорректные синтаксические ситуации, связанные с наличиемна шине 6 управления запрещенных комбинаций управляющих сигналов, что нарушает нормальное функционированиемикропроцессорной системы. Например,если процессор осуществляет записьинформации в ОЗУ, что соответствуетактивному уровню сигнала "Запись впамять", и в результате отказа или 50 55 пример, красного цвета). Так, например, при попытке извлечения команды из зоны СЗУ на выходе блока.1 постоянной памяти согласно табл.2 20устанавливается код 010, и, соответственно, выбирается вход мультиплексора 7, связанный с выходом У шифратора 5 (2,О = 010). Согласно табл.3сигнал М 1, поступивший на вход шифратора 5, при извлечении команды проходит на выход У шифратора и черезмультиплексор 7 поступает на устаносбоя устанавливается ложный активный уровень сигнала "Чтение памяти, то это приводит к одновременной загрузке на шину данных микропроцессорной системы информации из двух устройств: процессора и ОЗУ. В результате этого происходит непредсказуемое искажение информации на шине данных и дальнейшее корректное решение задачи в системе невозможно. Аналогично, если при достоверном активном уровне управляющего сигнала "Вывод" устанавливается ложный активный уровень сигнала "Ввод", то это также приводит к одновременной выгрузке на шину данных информации из процессора и устройства ввода, что может вызвать ее непредсказуемое искажение. Если же при досто 1верном активном уровне сигнала Ввод устанавливается ложный активный уровень сигнала "Вывод", то это приводит к ложной записи информации, предназначенной для ввода в процессор, в устройство вывода, что вызывает его непредсказуемые действия.Для обнаружения подобных некорректных ситуаций все сигналы управляющеи Йины контролируемой микропроцессорной системы разбиты на две группы. В первую группу объединены сигналы, каждый из которых при нормальном функционировании микропроцессорнои системы активируется по отдельности от других управляющих сигналов и несовместим ни с одним из них, К этим сигналам относятся "Запись в память", "Загрузка в стек", "Извлечение из стека", "Ввод", "Вывод", и они поступают непосредственно на входы порогового блока 13. Во вторую группу объединены сигналы, которые при нормальном функционировании микропроцессорной системы могут активизироваться попарно, т.е. совместимы во времени. К этим сигналам относятся Чтение памяти",Подтверждение прерывания" и "Чтение первого байта команды" и они поступают на входы дешифратора 12. Этот дешифратор декодирует комбинации управляющих сигналов второй группы. При этом часть комбинаций является разрешенной при нормальном функционировании контролируемой системы, а другая часть - запрещенной. Учитывая порядок подключения этих сигналов к входам дешифратора 12 и значения их весовых коэффициентов (фиг.1), из анализа нормальной рабо9 1332323ты микропроцессорной системы следует,что входные комбинации с номерами О,3, 4, 5 являются разрешенными, акомбинации с номерами 1, 2, 6, 7запрещенными, Выходные сигналы дешифратора 12, соответствующие разрешенным комбинациям управляющих сигналовс номерами 3, 4, 5 объединяются с помощью элемента ИЛИ 18, выходной сиг.нал которого поступает на вход порогового блока 13.Таким образом, при нормальномфункционировании контролируемой микропроцессорной системы в любой момент времени активный уровень можетпринимать не более, чем один из входных сигналов порогового блока 13. Одновременно активирование на входахпорогового блока 13 двух или болееуправляющих сигналов свидетельствуето наличии некорректной синтаксическойситуации на шине 6 управления, Дляобнаружения этих ситуаций пороговыйблок 13 имеет постоянный порог сраба.тывания, равный двум. Если суммавсех входных сигналов пороговогоблока 13 меньше двух, то сигнал наего выходе отсутствует. Если же сумма всех входных сигналов пороговогоблока 13 равна или превышает двойку,то на его выходе появляется сигнал,свидетельствующий о достижении заданного порога. Этот сигнал через элементы ИЛИ 14 и 15 поступает на установочный вход триггера 9, переводяего в единичное состояние и фиксируяотем самым ошибку. Одновременно импульс с выхода элемента ИЛИ 14 поступает на вход синхронизации регистра 16. Благодаря этому в него записываются значения управляющих сигналов на шине 6 управления в моментвозникновения ошибки, Каждый разрядрегистра 16 связан с отдельным элементоминдикации блока 17 индикации.Поэтому после приема информации врегистр 16 засветятся не менее двухэлементов индикации, соответствующиходновременно активированным управляющим сигналам на шине 6. Эта информация определяет тип возникшей некорректной синтаксической ситуации иможет использоваться при ремонтеконтролируемой системы,Выходной сигнал дешифратора 12, соответствующий нулевой комбинации его входных сигналов, не используется. Выходные сигналы дешифратора 12,соответствующие запрещенным комбинациям управляющих сигналов второй группы, объединяются с помощью элементаИЛИ 19, Появление импульса на выходеэлемента ИЛИ 19 сразу свидетельствуето наличии некорректной синтаксическойситуации на шине 6 управления. Поэтому этот импульс через элементы ИЛИ14 и 15 поступает на установочныйвход триггера 9, переводя его в единичное состояние. В результате этогона выходе 1 О синтаксической ошибки 15 устройства появляется активный уровень, свидетельствующий о возникновении синтаксической ошибки в контролируемой системе.Выход 10 синтаксической ошибкиустройства соединяется с входом запроса прерывания микропроцессорнойсистемы. Поэтому при возникновениисинтаксической ошибки выполнение текущей программы прерывается и систе - 25 ма переходит к выполнению программыобработки прерывания по синтаксической ошибке. Программа обработки прерывания по синтаксической ошибке может предусматривать восстановление 30 процессора, нарушенного сбоем, можетиметь диагностический характер (выявление причин ошибки) или в простейшем случае, обеспечивать останов нарушенного процесса, В силу аппаратурных отказов или сбоя триггера разрешения прерывания микропроцессорнаясистема может и не среагировать назапрос прерывания, однако и в этомслучае свечение индикаторов блоков 4 О 4 и 7 элементов индикации подскажетоператору причину синтаксическихошибок.После устранения причин, вызвавших синтаксическую ошибку, оператормикропроцессорной системы может, на11жав кнопку Сброс, вновь запуститьпрограмму сначала. При этом регистры2, 16 и триггер 9 будут установленыв нулевое исходное состояние.Возможен и другой вариант использования предлагаемого устройства, прикотором функции оператора выполняются вычислительной машиной более высокого уровня управления,Пороговый блок 13 работает следующим образом.Порог его срабатывания является постоянным и равен двум, Разрядность входного (контролируемого) кода пере 1332323 1235 Формула изобретения Устройство для контроля программ,содержащее блок постоянной памяти,менна и определяется структурой порогового блока 13. В нашем случае он реализован на трех полных одноразрядных сумматорах 21-23 и имеет семь равнозначных входов, из которых в пред 5 лагаемом устройстве используются только шесть, образующих входную шину 20. Сигналы с первых трех линий шины 20 поступают на входы первого одноразрядного сумматора 21. При этом на его выходе переноса появляетсясигнал, если на входах присутствуют две или более (три) логические единицы, Одновременно, на выходе суммы одноразрядного сумматора 21 появляется сигнал, если на его входах присутствует одна логическая единица. Если же на входах сумматора 21 отсутствуют логические единицы, то его выходы не возбуждаются. Таким образом, одноразрядный сумматор 21 анализирует на достижение порога первые три линии входной шины 20, В случае достижения порога соответствующий сигнал подается че рез элемент ИЛИ 24 на выход порогового блока 13. Если же на первых трех линиях входной шины 20 порог не достигнут, то на втором одноразрядном сумматоре 22 анализируются следующиедве линии шины 20 с учетом состояний предыдущих линий, При этом на один из оставшихся входов одноразрядного сумматора 22 поступает информация с выхода суммы первого одноразрядного сумматора 21 о наличии в первых трех линиях шины 20 логической единицы. Работа второго одноразрядного сумматора 22 аналогична работе сумматора 21. Таким же образом работает и третий одноразрядньш сумматор 23, который в данном случае анализирует последнюю линию шины 20 и информацию о наличии логической единицы в первых пяти ее линиях, которая поступа 45 ет с выхода суммы второго одноразрядного сумматора 22.Таким образом, анализу подвергаются все шесть линий входной шины 20. При этом выходной сигнал порогового блока 13 формируется путем объедине 50 ния выходов переноса всех одноразрядных сумматоров с помощью элемента ИЛИ 24. первый регистр, первый дешифратор,первый блок индикации, шифратор, мультиплексор и триггер, причем адресныйвход устройства соединен с адреснымвходом блока постоянной памяти, информационный выход которого соединенс управляющим входом мультиплексораи с информационным входом первого регистра, информационньй выход которогосоединен с входом дешифратора, выходыдешифратора соединены с входами первого блока индикации, входы чтения, записи, ввода, вывода, загрузки в стек,извлечения из стека, чтения первогобайта команды и подтверждения прерывания устройства соединены с входамишифратора, выход которого соединен синформационным входом мультиплексора,вход сброса устройства соединен с входом начальной установки первого регистра и нулевым входом триггера, прямой выход которого является выходомошибки устройства, выход мультиплексора соединен с тактовым входом первого регистра, о т л и ч а ю щ е ес я тем, что, с целью повышениядостоверности контроля, в устройствовведены второй дешифратор, пороговыйблок, первый, второй, третий и четвертый элементы ИЛИ, второй регистри второй блок индикации, причем входсброса устройства соединен с входомначальной установки второго регистра, информационные выходы которогосоединены с входами второго блока индикации, входы чтения, записи, ввода,вывода, загрузки в стек, извлеченияиз стека, чтения первого байта команды и пбдтверждения прерывания устрой.ства соединены с соответствующимивходами второго регистра, входы записи, загрузки в стек, извлечения изстека, ввода, вывода устройства соединены с группой входов пороговогоблока, выход которого соединен с первым входом первого элемента ИЛИ, выход первого элемента ИЛИ соединен стактовым входом второго регистра ипервым входом второго элемента ИЛИ,выход которого соединен с единичнымвходом триггера, выход мультиплексора соединен с вторым входом второгоэлемента ИЛИ, входы чтения, подтверждения прерывания и чтения первогобайта команды устройства соединеныс группой входов второго дешифратора,первая группа выходов которого черезтретий элемент ИЛИ соединена с вхоТаблица Адресный массив 1 Устройства микропроцессорной системы А 15 А 14 А 13 А 12 А 11 0 О 0 0 0 0 1 1. ПЗУ 1 0 0 0 0 0 0 1 01 0 1 1 0 1 1 1 1 ОЗУ 0 1 Стек О Не испольэовано 1 1 УВВ Таблица 2 Код на выходеблока 1 постоянной памяти Тип устройства системы Код на входах8 адреса Выбираемыйинформационныйвход мультиплексора 7 О О О О О О 1 1 1 100000100 1,0101 10.) 1011110 11111 О 0 1 О 0 1 ПЗУ 0 1 О ОЗУ О 1 0 0 1 1 Стек 0 0 0 0 О УВВ 13 1332323 14 дом пороговом порогового блока вторая группа мента ИЛИ, выход которого соединен с9выходов второго дешифратора соедине- вторым входом первого элеменна с группой входов четвертого эле- та ИЛИ,1332323 16 5 Таблица 3 Входные сигналы шифратора 5 Выходные сигналышифратора 5 ВЫВ ВВ ИСТ М ППР0 0 0 О 0 0 О 1 0 0 1 1 0 1 0 0 0 0 0 0 1 О 0 1 О 0 0 0 0 1 О 0 0 1 0 0 0 01 0 0 01 0 1 О 1 0 011 0 1 0 0 1 0О 1 10 0 0 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 О 0 0 0 Составитель И.СигаловТехред Л, Сердюкова Корректор В. Гирняк Редактор Е.Папп Заказ 3834/45 Тираж 672 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, москва, Ж, Раушская наб., д. 4/5