Устройство для вычисления элементарных функций

(19) (И) З(51) С 06, Р 7/544 1 ,:Цэч ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1 ДфИЬЯ 6.;.,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(71) Институт электродинамики АНУкраинской ССР(56) 1. Авторское свидетельство СССРФ 519717, кл. С 06 Р 7/548, 1974.2. Авторское свидетельство СССРУ 1035604, кл. С 06 Р 7/548,06.06,80 (прототип) .(54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее трирегистра, четыре сдвигателя, пятьсумматоров, блок памяти, блок управления и блок анализа состояния,причем первые информационные входырегистров соединены с информационной шиной устройства, выходы первого, второго и третьего сумматоровсоединены с соответствующими выходами устройства и с вторыми информационными входами соответствующих регистров, выходы первого, второго итретьего регистров соединены соответственно с информационными входамипервого и второго сдвигателей ипервым инФормационным входом третьего сумматора, первые информационные входы первого и второго сумматоров соединены с выходами четвертого и пятого сумматоров соответственно, второй информационный входтретьего сумматора подключен к выходу блока памяти, причем блок управления содержит генератор импульсов,регистр кода операции, триггер и элемент И-НЕ, блок анализа состояния содержит одноразрядный узел памяти,элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, коммутатор,узел буферной памяти, триггер, приэтом шина кода операции устройствасоединена с информационным входомрегистра кода операции блока управления, вход запуска устройства соединен с управляющим входом регистра кода операции блока управления,установочным входом триггера блокауправления и входом запуска генератОра импульсов блока управления, выход генератора импульсов блока управления соединен с синхровходами первого, второго и третьего регистров,триггера блока управления и триггераблока анализа состояния, информационный выход регистра кода операцииблока управления соединен с первым адресным входом однораэрядйого узлапамяти блока анализа состояния иуправляющим входом коммутатора блока анализа состояния, информационные входы которого соединены с выходами первого, второго и третьегосумматоров, выход одноразрядногоузла памяти блока анализа состояниясоединен с первым входом элементаИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния, выходы одноразрядного узлапамяти и элемента ИСКЛЮЧАЮЩЕЕ ИЛИблока анализа состояния подключенык управляющим входам первого, вто рого, третьего, четвертого и пятогосумматоров, первый выход узла буферной памяти блока анализа состояниясоединен с адресной шиной устройства, которая подключена к управляющим входам первого и второго сдвига.телей и блока памяти, второй вход113 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния соединен с одним иэ разрядов информационного выхода регистра кода операции блока управле" ния, первый вход элемента И-НЕ блока управления соединен с инверсиым выхсдом триггера блока управления, а выход элемента И-НЕ блока управления подключен к управляющим входам первого, второго и третьего регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия вычисления, сумматоры выполне,ны в избыточной знакоразрядной системе счисления, в блок анализа состояния введены узел приоритета и шифратор, выходы третьего и четвертого сдвигателей соединены с вторыми информационными входами соответственно первого и второго сумматоров, выходы которых соединены с информационными входами соответственно четвертого и третьего сдвигателей, управляющие входы которых подключены к адресной шине устройства, выходы первого и вторОго регистров подключенв к первым информационным входам соответственно четвертого и пятого сум 0361маторов, вторые информационные входыкоторых соединены с выходами соответственно второго и первого сдвигателей, в блоке анализа состояния выходкоммутатора соединен с входом узлаприоритета, информационный выход которого подключен к входу шифратора,выход которого соединен с информационным входом узла буферной памяти,второй выход которого подключен к.второму адресному входу одноразряд"ного узла памяти, управляющий выходузла приоритета блока анализа состо-яния подключен к информационному вхо"ду триггера блока анализа состояния,синхровход которого соединен с тактовым входом одноразрядного узла памя ти блока анализа состояния, а выходсоединен с информационным входомтриггера блока управления и вторымвходом элемента И-НЕ блока управления, второй вход элемента ИСКЛЮЧАЮЩЕЕИЛИ блока анализа состояния соединенс адресной шиной устройства, дополнительный выход регистра кода операции блока управления подключен кстробирующему входу блока памя-ти,1сИзобретение относится к вычислительной технике и может быть исполь,"зовано в цифровых моделирующих,управляющих и вычислительных системах как общего, так и специальногоназначения. 5Известно устройство для вычисле-.ния элементарных функций, состоящееиз трех регистров, четырех блоковсдвига, блока памяти, семи сумматоров, четырех переключателей и блока 1 Оуправления, выполненного в виде собственно блока управления и блокаанализа состояния, причем коррекциядеформации решения осуществляетсяпутем вычисления на дополнительных 5сумматорах соответствующих поправок .11,Однако устройство .имеет ограниченное быстрбдействие, узкие функцио".нальные возможности и область при-. 2 Оменения за счет ограничения диапаэона изменения аргумента и невозможности непрерывного генерирования функций, в том числе с управляемым шагом.Недостатки вызваны зависимостью коэффициента деформации решения от набора итераций, в результате чего этот набор задается фиксированным, поэтому вариации его, в зависимости от аргумента или режима функционирования, недопустимы.Наиболее близким к изобретению является устройство для вычисления элементарных функций, содержащее пять регистров, два сдвигателя, пять сумматоров, два переключателя, два блока памяти, два счетчика и регистр кода операций, блок анализа знака, содержащий регистр, одноразрядный узел памяти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, блок нормализации, содержащий коммутатор, счетчик, четыретриггера, узел ламяти, элемент НЕ,схему сравнения и два элемента И-НЕ,блок управления, содержащий генератор импульсов, регистр, коммутатор,четыре элемента И-НЕ, два элементаИ, элемент НЕ и элемент задержкис соответствующими связями 121.Недостатком устройства являетсяневысокое быстродействие, связанноес большой задержкой, вносимой пол-Оноразрядными сумматорами, а такжетем, что петля итерационного вычисления значения функции содержит последовательно соединенные два регистраи два сумматора. 15Цель изобретения - повышение быстродействия вычисления.Для достижения поставленной цели в устройстве для вычисления элементарных функций, содержащем три 20регистра, четыре сдвигателя, пятьсумматоров, блок памяти, блок управления и блок анализа состояния,причем первые информационные входырегистров соединены с информационной 25шиной устройства, выходы первого,второго и третьего сумматоров соединены с соответствующими выходамиустройства и с вторыми информационными входами соответствующих регист- З 0ров., выходы первого, второго и третьего регистров соединены соответственно с информационными входами первого и второго сдвигателей и первыминформационным входом третьего сумма.тора, первые информационные входыпервого и второго сумматоров соединены с выходамичетвертого и пятогосумматоров соответственно, второйинформационный вход третьего суммато. 40ра подключен к выходу блока памяти,причем блок управления содержит генератор импульсов, регистр кодаопераций, триггер и элемент И-НЕ,блок анализа состояния содержитодноразрядный узел памяти, элементИСКЛЮЧАЮЩЕЕ ИЛИ, коммутатор, узелбуферной памяти, триггер, при этомшина кода операции устройства соединена с информационным входом регистра кода операции блока управления,вход запуска устройства соединен суправляющим входом регистра кодаоперации блока управления, установочным входом триггера блока управ. -ления и входом запуска генератораимпульсов блока управления, выходгенератора импульсов блока управления соединен с синхровходами первого, второго и третьего регистров, триггера блока управления и триггера блока анализа состояния, информационный выход регистра кода операции блока управления соединен с первым адресным входом одноразрядного узла памяти блока анализа состоянияи управляющим входом коммутатора блока анализа состояния, информационные входы которого соединены с выходом первого, второго и третьего суммато" ров, выход одноразрядного узла памя 1 ти блока анализа состояния соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния, выходы одноразрядного узла памяти и элемен та ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния подключены к управляющим входам первого, второго, третьего, четвертого и пятого сумматоров, первый выход узла буферной памяти блока анализа состояния соединен с адреснойшиной устройства, которая подключена к управляющим входам первого ивторого сдвигателей и блока памяти,второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИблока анализа состояния соединен содним из разрядов информационноговыхода регистра кода операции блокауправления, первый вход элемента И-НЕблока управления соединен с инверсным выходом триггера блока управления, а выход элемента И-НЕ блокауправления подключен к управляющимвходам первого, второго и третьего регистров, сумматоры выполнены в избыточной знакоразрядной системе счисления, в блок анализа состояния введены узел приоритета и шифратор, выходы третьего и четвертого сдвигателей соединены с вторыми информа" ционньви входами соответственно первого и второго сумматоров, выходМ которых соединены с информационными входами соответственно четвертого и третьего сдвигателей, управляющие входы которых подключены к адреснойшине устройства, выходы первого и второго регистров подключены к первым информационным входам соответственно четвертого и пятого сумматоров, вторые информационные входы которых соединены с выходами соответственно второго и первого сдвигателей, в блоке анализа состояния выход коммутатора соединен с входомузла приоритета, информационный вы113086 ход которого подключен к входу шифратора, выход которого соединен с,ин.формационным входом узла буферной па" мяти, второй выход которого подключен к второму адресному входу одно разрядного узла памяти, управляющий выход узла приоритета блока анализа состояния подключен к информационному входу триггера блока анализа состояния, синхровход которого соединен с тактовым входом одноразрядного узла памяти блбка анализа со-стояния, а выход соединен с инфор,мационным входом триггера блока управления и вторым входом элемента15 И-НЕ блока управления, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния соединен с адресной шиной устройства, дополнительный выход регистра кода операции блока управления подключен к стробирующему входу блока памяти.ФНа Фиг.1 изображена блок-схема предлагаемого устройства для вычисления элементарных функций, на фиг.2- блок-схема блока анализа состояния, на фиг.З - схема блока управления.Устройство (Фиг.1) содержит регистры 1-3, сдвигатели 4-7, суммато 30 ры 8-12, блок 13 памяти, блок 14 управления и блок 15 анализа состояния. Первые информационные входы регистров 1-3 соединены с информационной шиной 16 устройства, выходы 35 сумматоров 8-10 соединены с выходами 17 устройства, а также с вторыми информационными входами соответственно регистров 1-3. Выходы регистров 1 и 2 соединены с информационными входами сдвигателей 4 и 5 соответственно. Выход регистра 3 подключен к первому информационному входу сумматора 10. Первые информационные входы сумматоров 8 и 9 сое динены с выходами сумматоров 11 и 12 соответственно. Второй информационный вход сумматора 10 подключен к выходу блока 13 памяти. Вторые информационные входы сумматоров 8 и 9 подключены к выходам сдвигателей 6 и 7 соответственно. Первые информационные входы сумматоров 11 и 12 соединены с выходами регистров 1 и 2 со- . ответственно. Вторые информационные 55 входы сумматоров 11 и 12 псдключены к выходам сдвигателей 5 и 4 соответственно, Информационные входы сдвигателей 6 и 7 подключены к выходам сумматоров 9 и 8 соответственно.Блок 15 анализа состояния (Фиг.2) содержит одноразрядный узел 18 памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 19, коммутатор .20, узел 21 приоритета, шифратор 22, узел 23 буферной памяти и триггер 24.Блок 14 управления (фиг,З) содержит генератор 25 импульсов, регистр 26 кода операции, триггер 27 и эле-мент И-НЕ 28.Шина 29 кода операции устройства соединена с информационным входом регистра 26. Вход 30 запуска устройства соединен с управляющим входом регистра 26, установочным входом триггера 27 и входом запуска генератора 25, выход 31 которого соединен с синхровходами регистров. 1 - 3 и триггеров 24-27. Информационный выход 32 регистра 26 соединен с первым адресным входом узла 18 памяти и управляющим входом коммутатора 20, информационные входы которого соединены с выходами сумматоров 8-10 по шине 33. Выход узла 18 подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19Выходы узла 18 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 по шине 34 подключены к управляющим входам сумматоров 8-12. Первый выход узла 23 буферной памяти соединен с адресной шиной 35 устройства, которая подключена к управляющим входам сдвигателей 4-7 и блока 13. Второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 соединен с одним из разрядов выхода 32 регистра 26. Первый вход элемента И-НЕ 28 подключен к инверсному выходу триггера 27, Выход 36 элемента И-НЕ 28 подключен к управляющим входам регистров 1-3. Выход коммутатора 20 соединен с входом узла 21, информационный выход которого соединен с входом шиФратора,22, выход которого соединен с информационным входом узла 23 буферной памяти, управляющий выход узла 21 подключен к информационному входу триггера 24, выход 37 которого соединен с информационным входом триггера 27. Разряд выхода 32 регистра 26, подключенный к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19, соединен с адресной шиной 35, Дополнительный выход 38 регистра 26 подключен к стробирующему входу блока 13 памяти. Второй выход узла 23соединен с вторым адресным входом узла 18, синхровход которого соединен с выходом 30 генератора 25.Последовательность работы устройства состоит в задании в виде кодов . данных по информационной шине 16, кода операций и запускающего сигнала по шине 29 и входу 30 и съеме в виде кодов данных с регистров 1-3.Работа устройства основывается на следующих рекуррентньм соотношениях-1.х=х+с 1 ; у, 2 +ц , у;2у =у +х 2 + х,2 1 О 15 оС + =ас+С (2) где х; у ис( - переменные, формируемые на выходахсумматоров 8-10соответственно,и с(. - переменные, считываемые с регистров- индекс итерации,на которой осуществляется интегрирование с машинным шагом по независимому аргументуЗО Н; = 2- (3) и истинным шагом С по независимому аргументу, равнымБ2 АгМгГ 2;= +1- знак итерации, формируемый блоком 15 анализа состояния на шине 34. поэтому, подставляя в (1), получаемс+Гех +(у +У )1=у. +(х +х ) фй Соотношения (1) - (4) точно, без 45 деформации,Ь вектора решения, описывают процедуру получения наборов элементарных функций. Действительно из (3) и (4) следует2 с 4Н= - СЬ - = 2 2 50ц 2с 1.1+сЬ 2 . 2 или для ф =-1 (тригонометрические функции)х;,=хсов с;-ф.у; зп с; =х,соз(ф. с)- у здп(ф с);у =у соз с + ;х зп с,=у соз( с)+ +х здп(фс;),и для ф =+1 (гиперболические функции)х+= х, сЬ( с;)+у зЬ(ф с ) т.е. операции осуществляются точно без методической погрешности; В исходном состоянии по входу 30 устройства поступает сигнал Р низкого уровня, устанавливающий триггер 27 в исходное нулевое состояние;При вычислении набора элементар.ных функций по информационной шине 16 подаются исходные данные Уеи Т, а по шине 29 - код операций. Через некоторое время, определяемое параметрами элементов устройства, по выходу 30 подается сигнал Р 1 высокого уровня, который посгупает в блок 14 управления, разрешая занесение кода операции в регистр 26, а также запуская генератор 25. Из блока 15 в исходном состоянии и в начальных циклах работы устройства с вьмода 27 триггера 24 поступает сигнал Р высокого уровня, поэтому сигнал СО (на выходе элемента И-НЕ 28) имеет низкий уровень, Поступая на управляющие входы регистров 1-3, этот сигнал подготавливает их к занесению информации с информационной шины 16. Генератор 25 формирует на выходе 31 серию 10 низкого уровня, которая поступает на синхровходы регистров 1 9 113086110,3. По положительному фронту (по окончании первого импульса серии 1"О ) осуществляется занесение информации о 1 и Т в регистры 1-3 с информационной шины 16, Этим же фронтом 5 триггер 27 переводится в единичное состояние, формируя сигнал С высокого уровня, который, поступая на управляющие входы регистров 1-3,обеспечивает с приходом каждого поло 1 О жительного фронта серии То занесение инФормации по входам регистров 1-3.С выхода 38 регистра 26 снимается сигнал Сп, который, поступая на стробирующий вход блока 13, разрешает или запрещает считывание из него информации о константах с;, что необходимо для организации режима непрерывного генерирования Функций с дискретно управляемым шагом.Код операции с регистра 26 вмес, те с сигналом Р поступает в блок 15, в котором в соответствии с кодом операции выбирается канал коммутатора 20. Кроме того, сигналы кода25 операции являются частью адреса узла 18, а один иэ разрядов кода операции - Ч 1 кодирующий величину Ч(Я=-1, Ч 1,=1 для тригонометрических функций, Ч=+1, Ч=О для гиперболичес-ЗОких и экспоненциальных функций), поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19, с выхода которого выдает.- ся сигнал на сумматоры 8 и 11 для управления знаком операции - сложение или вычитание, Кроме того, разряд (1 по шине 35 поступает на управ.- ляющий вход блока 13 памяти в качест ве части адреса для выбора типа кон -станты(4) . 40 С выходов коммутатора 20 на вход шифратора 22 через узел 21 поступают данные с выхода одного из суммато;ров 8-101 Пифратор 22 осуществляет 45 Форми 1 ование знака числа и адреса старшего единичного разряда. Так как :каждый разряд сумматоров 8-10 для двоичного избыточного кодирования (1, О, 1) представлен в,виде двух разрядов (1=-1 - код 10, 0=0 - код 00, 1 " +1 - код 01), то при подсоединении этик кодов к шифратору 22 в порядке по приоритету, начиная со,старших разрядов, выходной код его содержит младший разряд, фиксирующий знак анализируемого числа, и старшие разряды, представляющие.код номера значащего разряда, т,е, двоичныйпорядок числа, Знак анализируемогочисла поступает в узел 18 для формирования , обеспечивая сходимостьпроцессов вычислений в различныхквадрантах пространства допустимыхобластей определения функций. Старшие разряды Н поступают на управляющие входы 4-7 и блока 13 памятидля задания соответственно кода сдвига, т,е. Н и адреса константы истинного шага (4) .В случае, когда анализируемоечисло равно "0", то на дополнительном выходе узла.21 формируется сигнал низкого уровня, который по селрии 1.о переписывается в триггер 24, сединичного выхода 37 которого Формируется сигнал Р низкого уровня,поступающий на вход триггера 27, который устанавливается в нулевое состояниеАлгоритм работы устройства основывается на формировании блоком 15значений и Н 1 для каждой очередной итерации, перезапись текущей информации в регистры 1-3 и вычислении по соотношениям(1) и (2)(с .анализом очередных параметров ф,и Н до тех пор, пока не будет сформирован сигнал Р. При этом считываются данные с регистров 1-3 и снимается сигнал Р 1 , который низкимуровнем устанавливает элементы устройства висходное состояние.Так как- соотношение (1) имеетнеявный вид относительно искомыхпеременных х,и у то их прямаяреализация в цифровых кодах с цельюоблегчения алгоритма функционирования и обеспечения устойчивости вычислений требует использования специальных способов кодирования избыточной знакоразрядной-системы счисления характеризующейся тем, чтоглубина распространения переноса привыполнении ряда операций имеет ограниченную длину , Если при замыкании обратных связей величины сдвигов кодов в сторону младших разрядов превышают эту величину 1 Р, тодля каждого разряда эквивалентнаясхема вычислений, несмотря на структурную замкнутость, оказываетсяразомкнутой, чем обеспечиваетсяустойчивость вычислений,Так как 3;р =2 разряда, то для устройства величина индексаитера+Икх=у=2 е20тх=Е(е й зЬ с 1 с);.Н. ту=2(е е" +сЬ с 1 с) и др.,где Е , Е и Т - исходные данные,вводимые в начальнОмсостоянии в регистры1-3 соответственноА ЗО где , - тактовая частота серии блока 17 управления, причем в отличие от других известных алго-.35 ритмов, не зависит от разрядности, а следовательно, и точности вычислений, которая может быть любой.Предлагаемое устройство в зависи- мости от кода операций позволяет од-новременно формировать следующие основные наборы функций:операции сложения-вычитания Х=Ез 1 п Т Е, У=Е+з 1 п Т Е,операцию сдвига 45 х=2 у=зЦп Т ЕЕ а 2 52 хЯ) =1 ао Т 1.операцию нормализации числа 1=1-1 о 8 И х=Е У=Е 2 еФункциональное преобразование х=2 соз Т; У=Е зп Т; 0 х=2 сЬ Т; У=Е зЬ Т;Т+Ес в Тф х=21 сЬ Т+ЕгзЬ Т у=24 з Т+25 сЬ Т х=у=Е.е ции, с целью обеспечения устойчивости сумматоров 8 и 9, а также сдвигателей 6 и 7, должна быть не менееХр.,1(6)причем начальный сдвиг осуществляется подключением входов сдвигателей 6 и 7 к вторым выходам сумматоров 9 и 8 соответственно.Поскольку соотношения (1) - (4) описывают итерационные процедуры, не обладающие методической погрешностью (5), то кроме (6) нет иных ограничет ний последовательности шагов итерации (3), поэтому возможен, например, режим непрерывного генерирования функций с дискретно управляемым шагом. С этой целью один из разрядов кода операции (СП) блокирует считывание констант (4) из блока 13 памяти, поэтому содержимое регистра 3 от итерации к итерации изменяться не будет, и при его анализе в блоки 25 анализа состояния формируются постоянные значения и Н, зависящие от значения и знака операнда Т.Для тригонометрических функций синуса и косинуса истинная генерируемая частота У определяется соотно- шением Устройство, предназначенное дляускоренного вычисления указанных на боров функций, является многофункциональным, реализующим макрокоманды в языке высокого уровня, имеет широкую область применения в качестве как центральных, так и проблемно-ориентированных процессоров микро- ц мини- ЭВМ общего и специального применений,в:том числе для решения задач спект рального анализа сигналов с помощью;. БПФ, для .преобразования прямоуголь- ных координат в сферические и, наоборот, в системах управления движе-, нием и робототехнике, для вращения координат и векторов, для синтеза криволинейных поверхностей в станках с программным управлением и т.н. За счет использования сумматоров, выполненных в избыточной знакоразрядной системе счисления, а также за счет сокращения количества после-. довательно включенного оборудования: в петле итерационного вычисления в операционнойчасти устройства повьайется быстродействие устройства, 1130861