Устройство сопряжения

СОЮЭ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 6 Г 3/ ПИСАНИЕ ИЗОБРЕТЕН АВТОРСК ВИДЕТЕЛЬ и в сое- обра ью СУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЫТИЙ(56) 1. Авторское свидетельство СССР Р 572777, кл. С 06 Р 3/04, 1972,2. Авторское свидетельство СССР Р 847316, кл. С 06 Р 3/04, 1979 ,(прототип).(54)(57) 1. УСТРОЙСТВО СОПРЯЖЕНИЯ, содержащее коммутатор, первый, второй, третий входы которого являются соответственно первым, вторым и третьим адресными входами устройста, регистр адреса, информационный вход которого является четвертым адресным входом устройства, а выход соединен с четвертым информационным входом коммутатора, группу формирователей импульса, входы которых соединены с управляющими входами устройства, шифратор, выход которого является первым адресным выходом устройства, распределитель импульсов первый и второй выходы которого динены соответственно с выходом щения устройства и со стробирующим входом буферного регистра, блок памяти, причем выходы формирователей импульса группы соединены с входами шифратора и с первым - четвертым управляющими входами коммутатора, а информационный вход и выходы блока памяти соединены соответственно с выходом буферного регистра и с ин" формационными выходами устройства, выход коммутатора соединен с вторым адресным выходом устройства, о т л и ч а ю щ е е с я тем, что, с цел повышения надежности, оно содержит,801121667 блок приоритета, блок адресации и блок контроля, причем выходы формирователей импульса группы соединены с запросными входами блока приоритета, с установочными входамй блока адресации и с входами блока контроля, сбросовый вход блокаприоритета соединен с первым выходом блока адресации, второй - пятый выходы которого соединены с адресными входами блока памяти, стробирующий вход блока приоритета соединен с третьим выходом распределителя импульсов, четвертый и пятый выходы которого соединены с первым и вторым сбросовы ми входами блока адресации, первый -шестой вьмоды блока приоритета соединены соответственно с управляющими входами регистра адреса, с пятым С управляющим входом коммутатора, с входом распределителя импульсов и с й первым, вторым и третьим стробирующими входами блока адресации.ВаМ. 2. Устройство по п.1, о т л и ч а фф ю щ е е с я тем, что блок приорите- Я та содержит пять элементов И, два ма элемента ЧЕ, два элемента ИЛИ и два (ф триггера, причем выход первого эле- р мента ИЛИ соединен с первыми входами первого триггера, первого элемента И, второго элемента ИЛИ и через первый элемент НЕ в . с первым входом второго элемента И, выход которого соединен с вторым входом первого триггера, первый, второй и третий запросные входы блока соединены с входом первого элемента ИЛИ, четвертый запросный вход блока соединен с вторыми входами первого элемента И и второго элемента ИЛИ, а через второй элемент НЕ - с первым входом11третьего элемента 4, второй входкоторого, второй вход второго элемента И и первые входы четвертого. и пятого элементов И соединены состробирующим входом блока, выход .второго элемента ИЛИ соединен с вторым входом четвертого элемента И,выход первого элемента И и сбросовыйвход блока соединены соответственнос первым и вторым входами второготриггера, первый и второй выходыкоторого соединены соответственно свторым входом пятого элемента И ис третьим входом третьего элементаИ, выход которого, прямой и инверсный выходы первого триггера соединены соответственно с четвертым,пятым и шестым выходами блока, выходы пятого и четвертого элементовИ соединены соответственно с третьимвходом второго элемента ИЛИ и стретьим выходом блока,3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок адресации содержит четыре триггера, пятЬэлементов И и элемент ИЛИ, причемпервый - четвертый установочные входы блока соединены с первыми входамисоответственно первого - четвертоготриггеров; второй вход первого триг 1гера соединен с первым сбросовымвходом блока, первый стробирующийвход блока соединен с первыми входами элементов И, первый выход первого триггера и второй стробирующийвход блока соединены соответственнос вторым и третьим входами первогоэлемента И, выход которого соединен 21667с вторым выходом блока и с. первым входом элемента ИЛИ, второй выходпервого триггера соединен с вторымвходом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИсоединен с первым выходом блока, тре тий стробирующий вход блока соеди-,нен с вторыми входами третьего - пятого элементов И, выходы которых сое.динены соответственно с третьим - пятым выходами блока, второй сбросовый 1 вход блока соединен с вторыми входами второго - четвертого триггеров, выходы которых соединены соответственно с третьими входами третьего - пятого элементов И.4. Устройство по.п.1, о т л и ч аю щ е е с я тем, что блок контроля содержит три элемента И, элемент ИЛИ, триггер, усилитель, элемент индикации, элемент коммутации и резистор, причем первый вход блока соединен с первыми входами первого и второгоэлементов И, второй вход блока соединен с вторым входом второго элемен. та И и с первым входом третьего элемента И, третий вход блока соединен с вторыми входами первого и третьего элементов И, выходы элементов И через элемент ИЛИ соединены с первым входом триггера, выход которого через усилитель соединен с элементом индикации, второй вход триггера через параллельно соединенные элемент коммутации и резистор подключен к двум шинам с различными уровнями потенциалов соответственно.Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения наладочных запоминающих устройств с вычислительными машинами. 5Известно устройство для сопряжения вычислительных машин, содержащее блок приема информации, выход которого соединен через буферный регистр с первым входом блока передачи дан ных, второй вход которого подключен к выходу регистра адреса и входу блока сравнения адреса, а выход -к блоку приема информации, при этом выход блока приема .адреса соединен с блоком сравнения адреса, а выход блока приема команд через дешифратор подключен к регистру команд, блок динамической памяти, соединенный с блоком сравнения адреса, регистром команд, блоком приема информации, блоком сравнения адреса, регистром команд и блоком передачи данных 1 .Недостатком известного устройства является то, что отработка времен3 1121667 4 ных диаграмм работы каждой машиной формирования адреса массива, вторые производится в независимых циклах входы элементов И группы соединены .последовательно по специальным сиг- с соответствующими выходами шифраналам .запросов и ответов, что невоз- тора, а выходы элементов И являются можно при сопряжении вычислительной четвертым выходом устройства "2153 машины с наладочным запоминающим Недостатком известного устройства устройством. является низкая надежность.Наиболее близким к предлагаемому цель изобретениель изо ретения - повышение иапо технической сущности являетсяустройство для сопряжения наладочно- Поставленная цель дост г10 оставленная цель достигается го запоминающего устройства с вычис- тем, что в устройство, содержащее лительной машиной, содержащее бу- коммутатор, первый, второй, третий ферный регистр, блок передачи дан- входы которого являются соответствен ных, блок динамической памяти, блок но первым, вторым и третьим адрес- передачи адреса, блок сравнения адреными входами устройства, регистр са, блок приема адреса, блок регист- адреса, информационный вход которого15ров адреса, блок формирования синхро является четвертым адресным входом импульсов, коммутатор синхроимпуль- устройства, а выход соединен с четсов, блок формирования адреса мас- вертым информационным входом коммута .сива и блок передачи адреса, первый тора, группу формирователей импульвход буферного регистра является са, входы которых соединены с управ 20первым входом устройства, выход бло- ляющими входами устройства, шифратор ка передачи данных - первым входом выход которого является первым адустройства, входы блока передачи .ресным выходом устройства, распре- данных соединены с выходом буферного делитель импульсов первый и второй25регистра и первым выходом блока дина выходы которого соединены соответмической памяти, первый вход и вто- ственно с выходом обращения устройст рой выход которого подключены соот- . ва и со стробирующим входом буферноветственно к вторым входу и выходу го регистра, блок памяти, причем устройства, третий выход блока дина- выходы формирователей импульса групмической памяти подключен к управ- пы соединены с входами шифратора и ляющему входу блока передачи адре- с первым - четвертым управляющими са, информационные вход и выход входами коммутатора, а информационкоторого соединены соответственно ный вход и выходы блока памяти соес соответствующими третьим входом и динены соответственно с выходом бувыходом устройства, четвертый выход 35 ферного регистра и с информационными и второй вход блока динамической выходами устройства, выход коммутапамяти соединены соответственно с тора соединен со вторым адресным выпервым входом и выходом блока срав- ходом устройства, выход коммутатора нения адреса, второй вход которого соединен с вторым адресным выходом через блок приема адреса соединен 40 устройства, введены бдок приоритес четвертым входом устройства, а та, блок адресации и блок контроля, третий - с выходом блока регистров причем выходы формирователей импульадреса, блок формирования синхро- са группы соединены с запросными вхо импульсов состоит из формирователя дами блока приоритета, с установочимпульса и группы элементов задержки 45 ными входами блока адресации и с а блок формирования адреса массива - входами блока контроля; сбросовый из шифратора и группы элементов Р, вход блока приоритета соединен с выходы элементов задержки через фор- первым выходом блока адресации, втомирователь импульса подключены к пя- рой - пятый выходы которого соедитому входу устройства и через комму нены с адресными входами блока пататор синхроимпульсов к группе вхо- мяти, стробирующий вход блока приори дов блока динамической памяти, пя- тета соединен с третьим выходом тый выход которого подключен к вто- распределителя импульсов, четвертый ромувходу буферного регистра, вто- . и пятый выходы которого соединены рой вход и третийвыход блока дина с первым и вторым сбросовыми входамической памяти соответственно ми блока адресации, первый - шестой соединены с входом шифратора и Lер- выходы блока приоритета соединены вым входом группы элементов И блока соответственно с управляющими входа5 11 ми регистра адреса, с пятым управляющим входом коммутатора, с входом распределителя импульсов и с первым, вторым и третьим стробирующими входами блока адресации.Кроме того, блок приоритета содержит пять элементов И, два элемен", та НЕ, два элемента ИЛИ и два тригге ра, причем выход первого элемента ИЛИ соединен с первыми входами первого триггера, первого элемента И, второго элемента ИЛИ и через первый элемент НЕ - с первым входом второго элемента И, выход которого соединен с вторым входом первого триггера, первый, второй и третий запросные .входы блока соединены с входом первого элемента ИЛИ, четвертый запрос. ный вход блока соединен с.вторыми входами первого элемента И и второго элемента ИЛИ, а через второй элемент НЕ - с первым входом третьего элемента И, второй вход которого, второй вход второго элемента И и первые входы четвертого и пятого элементов И соединены со стробирующим входом блока, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента И, выход первого элемента И и сбросовый вход блока соединены соответственно с первым и вторым входами второго триггера, первый и второй выходы которого соединены соответственно с вторым входом пятого элемента И и с третьим входом третьего элемента И, выход которого, прямой и инверсный выходы первого триггера соединены соответственно с четвертым, пятым и шестым выходами блока, выходы пятого и четвертого элементов И соединены соответственно с третьим входом второго элемента ИЛИ и с третьим выходом блока.Блок адресации. содержит четыре триггера, пять элементов И и элемент ИЛИ, причем первый - четвертый установочные входы блока соединены с первыми входами соответственно первого - четвертого триггеров, второй вход первого триггера соединен с первым сбросовым входом блока, первый стробирующий вход блока соединен с первыми входами элементов И, первый выход первого триггера и второй стробирующий вход блока соединены соответственно с вторым и третьим входами первого элемента И, выход которого соеди 2 1.667нен с вторым выходом блока и с первым входом элемента ИЛИ, второй выход первого триггера соединен с вто"рым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИсоединен с первым выходом блока,третий стробирующий вход блока сое-фдинен с вторыми входами третьего -10 пятого элементов И, выходы которыхсоединены соответственно с третьимпятым выходами блока, второй сбросовый вход блока соединен с вторымивходами второго - четвертого триг 5 геров, выходы которых соединены соответственно с третьими входамитретьего - пятого элементов И.Блок контроля содержит три элемента И, элемент ИЛИ, триггер, уси 20 литель, элемент индикации, элементкоммутации и резистор, причем первыйвход блока соединен с первыми входами первого и второго элементов И,,второй вход блока соединен с вторымвходом второго, элемента И и с первым входом третьего элемента И, третий вход блока соединен с вторымивходами первого и третьего элементов И, выходы элементов И через элемент ИЛИ соединены с первым входомтриггера, выход которого через усилитель соединен с элементом индикации,второй вход триггера через параллельносоединенные элемент коммутации и резистор подключен к двум шинам с различными35уровнями потенциалов соответственно.На фиг.1 приведена схема предла"гаемого устройства; на фиг.2 " схема,блока приоритета, на фиг.З - схема40блока распределения данных, на фиг.4 схема блока контроля.,Устройство содержит шифратор 1,регистр 2 адреса, коммутатор 3, группу 4 формирователей импульса, распре45делитель 5 импульсов, буферный регистр 6, блок 7 памяти, блок 8 адресации, блок 9 приоритета, блок 10контроля, адресные входы 11, 12, 13и 4, управляющие входы 15,16,17 и18, информационные выходы 19,20,21и 22, выходы 24,25 и 26 устройства,информационный вход 27 устройства.Блок 9 приоритета (фиг.2) состоитиз двух элементов ИЛИ 28 и 29,двухэлементов НЕ 30 и 31, пяти элементов55 И 32 - 36 и двух триггеров 37 и 38.Блок 8 адресации (фиг.З) состоитиз триггеров 39 - 42, элементов И43 - 47 и элемента ИЛИ 48.1Блок 10 контроля (фиг.4) состоитиз элементов И 49,50 и 51, выходыкоторых через элемент.ИЛИ 52 подсое-динены на первый вход триггера 53,второй вход которого через элемент54 коммутации и резистор 55 подсоединен к клеммам.Выход триггера 53 через усилитель56 подсоединен с элементу 23 индикации.Устройство сопряжения при отладке программ работает как в совмещенном так и в несовмещенном режиме работы. При этом устройство подсоединяется к шинам вычислительной машинывместо блоков ПЗУ, в которых впоследствии должна быть прошита программа;Входы 11 и 15 и выход 19 подключаются к первому ПЗУ вычислительной машины, входы 12 и 16 и выход 20 - квторому, входы 13 и 17 и выход 21к третьему, входы 14 и 18 и выход22 - к четвертому, причем сигналыобращения с входов 15,16 и 17 имеютприоритет выше, чем сигнал обращения с входа 18.В несовмещенном цикле работы может выдаваться сигнал обращения полюбому входу, а в совмещенном циклесигнал обращения .с входа 18 с низ-.ким приоритетом и сигнал обращенияс одного из входов 15,16 и 17 с высоким приоритетом.Устройство сопряжения в совмещенном цикле работает следующим обра- .зом.С вычислительной машины на устройство подается код адреса и сигналобращения с. высоким приоритетом икод адреса и сигнал обращения снизким приоритетом, например, повходам 1115 и 14,18,Сигналы обращения с входов 15и 18 поступают на формирователигруппы 4. Формирователи формируют импульсы необходимой длительности дляобеспечения надежной передачи адреса с коммутатора 3 и шифратора 1при малой длительности сигналов обращения и для исключения неправиль-.ной работы блока 9 приоритета присравнительно большой длительностисигнала обращения, перекрывающегоцикл обращения к наладочному запоминающему устройству,С выхода формирователей группы 4. сигналы обращения поступают на входы блока 9. Сигналы обращения свходов с высоким приоритетом формиро121667 8 1 О 15 20 45 50 5 25 30 35 40 вателей группы 4 поступают на коммутатор 3, блок 10 контроля, шифратор 1, а на блок 9 приоритета и блок 8 адресации поступают сигналы обращения и с высоким и низким приоритетом.В. блоке адресации сигналы поступают на установочные входы триггеров 40 и 39 соответственно. При этом сигнал с прямого выхода триггера 39 открывает элемент И 43, а с инверсного - закрывает элемент И 44. Сигнал с выхода триггера 40 открывает элемент И 45.В блоке 9 приоритета сигнал обра" щения с высоким приоритетом поступает на элемент ИЛИ 28, а с низкимна элементы, ИЛИ 29, И 32, НЕ 31. Сигнал высокого приоритета в блоке 9 приоритета поступает через элемент ИЛИ 28 на элемент ИЛИ 29, с выхода которого через элемент И 35 поступает на распределитель 5В исходном состоянии элементы И 33-36 блока 9 приоритета открыты сигналом, поступающим с распределителя 5.Кроме того, в блоке 9 .приоритета сигнал с элемента ИЛИ 28 поступа. ,ет через элемент НЕ 30 на вход элемента И 34 и закрывает его, в ре. зультате чего снимается"сигнал сбро. са с триггера 37, а сигналом с выхода элемента ИЛИ 28 названный триг. гер 37 устанавливается.Далее сигнал с выхода элемента ИЛИ 28 блока приоритета 9 поступает на элемент И 32, на другой вход кото рого постуцает сигнал с низким приоритетом, при этом на выходе элемента И 32 формируется управляющий сигнал, устанавливающий триггер 38. Одновременно сигнал низкого приоритета поступает через элемент НЕ 31 на вход элемента И 36 и закрывает, его, в результате чего снимается сиг. нал с его выхода, т.е. сигнал сбро" са с регистра 2 адреса, выполненного, например, на В 5-триггерах, и с триг" гера 39 блока 8 адресацииВ регистр 2 адреса вносится код адреса с входа 14. Сигнал с прямого выхода триггера 37 блока 9 приоритета открывает элемент И 45 блока 8 адресации, а с инверсного выхода закрывают эле-. мент И 43Кроме того, сигнал инверсного выхода триггера 37 поступа ет на коммутатор 3 .и закрывает его, 9, 11 тем самым выходы регистра 2 адреса отключаются от шины 24.Одновременно с формирователей группы 4 сигнал высокого приоритета поступает на коммутатор 3 и откры вает его, при этом адрес с шины 11 передается в наладочное запоминающее устройство. Этот же сигнал поступает на шифратор 1, который выдает код номера массива (код старших адресов) наладочного запоминающего устройства. В даннь 1 й массив заранее внесена соответствующая информация - отлаживаемая программа первого блока ПЗУ. Формируемые коды номера массива имеют следующие значения, например "01" - код номера массива первого блока ПЗУ, "10" - второго блока ПЗУ, "11" - третьего и "00" четвертого. В данном случае код номе ра массива имеет значение "01", так как поступил сигнал обращения, принадлежащий первому блоку ПЗУ.После приема сигнала с выхода элемента И 35 блока 9 приоритета распределитель 5 вырабатывает сигнал определенной длительности.При выработке сигнала распределителя 5 закрываются элементы И 33 36 блока 9 приоритета и остаются закрытыми до окончания задержки. На выходе 26 распределителя 5 также формируется сигнал обращения в наладочное запоминающее устройствоСчитанная информация из наладочного запоминающего устройства по входу 27 поступает на буферный регистр 6 и вносится в него по управляющему сигналу, вырабатываемому распределителем 5.Управляющий сигнал с распределите ля 5, кроме того, поступает на элементы И 43 - 47 блока 8 адресации. Так как открыт только один элемент И 45 сигналом с прямого выхода триггера 40 и сигналом с прямого выхода триггера 37 блока приоритета 9, то на выходе элемента И 45 вырабатывается управляющий сигнал. Этот сигнал поступает на блок 7 памяти и разрешает прием данных с буферного регистра 6. С блока 7 памяти данные передаются по выходу 19 в ЦВМ.Затем на выходе распределителя 5 вырабатывается сигнал сброса, который поступает на сброс триггеров 40, 41 и 42 блока 8 адресации.По окончании сигнала на выходе распределителя 5 вырабатывается21667 1 О 5 10 15 20 25 30 35 40 45 50 55 управляющий сигнал, который открывает элементы И 33 - 36 блока 9 прис ритета. Так как на выходе элемента ИЛИ 28 блока 9 приоритета сигнал отсутствует, элемент И 34 блока 9 от крыт и сигнал распределителя 5 сбрасывает триггер 37. При этом управляющий сигнал с инверсного выхода триггера 37 поступает и подготавливает (открывает по одному входу) эле. мент И 43 блока 8 адресации, а: управ. ляющий сигнал с прямого выхода триггера 37 блока 9 закрывает элементы И 45, 46 и 47 блока 8 адресации. Кро ме того, сигнал с триггера 37 поступает на коммутатор 3, при этом адрес с регистра 2 адреса поступает по шине 24 в наладочное запоминающее устройство. На входах шифратора 1 сигналы отсутствуют (сигналы обращения с высоким приоритетом), в результате чего с выхода шифратора 1 нулевой код 00 адреса массива по шине 25 передается в наладочное устройство.С выхода триггера 38 блока 9 приоритета сигнал через элементы И 33 и ИЛИ 29 и И 35 поступает на распределитель 5 изапускает его.С выхода распределителя 5 сигнал по шине 26 поступает в цепь сигнала обращения наладочного запоминающего устройства; При этом сигнал разрешения, поступающий на элементы И 33 36 блока 9 приоритетаснимается.Считанная информация из наладочного устройства поступает по входу 27 на буферный регистр и вносится в него по управляющему сигналу, вырабатываемому распределителем 5.Сигнал с выхода распределителя 5 поступает также и на элементы И 43 - 47 блока 8 адресации. Так как открыт элемент И 43, на его выходе вырабатывается управляющий сигнал, который поступает на блок 7. Данные с выхода блока 7 по выходу 22 передаются в вычислительную машину до начала следующего цикла машины.Одновременно сигнал с выхода элемента И 43 блока 8 адресации поступа ет через элемент ИЛИ 48 на сброс триггера 38 блока 9 приоритета. Сигналы с выходов триггера 38 закрывают элемент И 33 и открывают элемент И 36. По окончании сигнал с выхода распределителя 5 выдает сигнал разрешения на элементы И 33 - 36 блока 9 приоритета. Так как при этом11 11 , на всех трех входах элемента И 36 присутствуют сигналы, с его выхода выдается сигнал сброса на триггер 39 блока 8 адресации и регистр 2 адреса, при этом устройство устанавливается в исходное состояние.При подаче сигнала обращения высокого.приоритета по другому входу12 или 13 устройство работает аналогично, за исключением того, что сигнал высокого приоритета устанавливает не триггер 40, а триггер 41 или 42. Управляющие сигналы приема данных формируются соответственно на выходах элементов И 46 и 47 и передача данных производится с блока 7 памяти, а в шифраторе 1 для наладочного запоминающего устройства формируются соответственно коды "10" или "11" адреса массива.При ошибке в программе или неправильном размещении данных в блоках ПЗУ машина может одновременно выдать два сигнала обращения с высоким приоритетом, что недопустимо. Сигналы обращения с высоким приоритетом, например, на шинах 15 и 16 поступают через формирователи группы 4 на элементы И 49, 50 и 51 блока 10 контроля.При этом на обоих входах.элемента И 50 появляются сигналы и на.выходе названного элемента И 50 формируется сигнал, который через элемент ИЛИ 52 поступает на установочный вход триггера 53, который срабатывает и через усилитель 56 зажигает элемент 23 индикации.При обработке неправильно считанной информации машина, например Аргон, выходит на останов. По загоранию элемента 23 индикации судят о наличии ошибки в программе и несанкционированном обращении.Установка в исходное состояние блока 10 контроля производится элементом 54. При нажатии элемента 54 на сбросовый вход триггера 53 подается потенциал от источника питания (не показан)который устанавли 1вает его в исходное состояние, Через резистор 55 к сбросовой цепи триггера 53 подсоединен другой полюс источника. питания для исключения возникновения помех в сбросовой цепи триггера 53 в процессе работы. Отличие работы устройства в несовмещенном цикле заключается в сле, дующем.21667 12 55 приоритета сигнал поступает такжечерез элементы ИЛИ 29 и И 35 нараспределитель 5,который вырабатывает. соответствующие управляющие сигналы. 5 1 О 5 20 25 30 35 40 45 50 Пусть, например, поступил код адреса и сигнал обращения с низким приоритетом по входам 14 и 18 соот" ветственно. Сигнал обращения с входа 18 через Формирователь группы 4 поступает на установочный вход триггера 39 блока 8 адресации и на элементы ИЛИ 29, И 32, НЕ 31 блока 9 приоритета. Элемент И 32 блока 9 приоритета закрыт по второму входу, так как сигнал обращения с высоким приоритетом отсутствуетПоэтому триггер 38 остается в сброшенном состоянииСигнал с элемента НЕ 3 1 поступает на элемент И 36 блока 9 приоритета и запрещает выдачу сигнала сброса в регистр 2 адреса и триггер 39 блока 8 адресации. Сигнал поступает через элементы ИЛИ 29, И 35 на распределитель 5 и запускает его.Триггер 37 блока 9 приоритета также остается в сброшенном состоянии, поэтому управляющий сигнал сего инверсного выхода открывает коммутатор 3. Код адреса с входа 4 вносится в регистр 2 адреса, с выхода которого черезкоммутатор 3 по выходу 25 шифратора 1 выдается нуле" вой код, так как на шифратор 1 сигналы обращения высокого приоритета не поступали, Считанная информация из наладочного запоминающего устройства передается аналогично через буферный регистр 6 и блок 7 памяти.В случае поступления из вычислительной машины кода адреса и сигнала обращения с высоким приоритетом, например, по входам 11 и 15 соответственно, отличие работы устройства состоит в следующем. Сигнал обращения с входа 15 через формирователи группы 4 поступает на элемент ИЛИ 28 блока 9 приоритета, на установоч" ный вход триггера 40 блока 8 адресации, шифратор 1 и коммутатор 3. Адрес с входа 11 передается через коммутатор 3 на выход 24 через элемент ИЛИ 28 блока 9 приоритета. Сигнал устанавливает триггер 37, который открывает элементы И 45, 46 и 47 блока 8 адресации и закрывает коммутатор 3, тем самым отключая выходы регистра 2 от выхода 24.С выхода элемента ИЛИ 28 блока 914 1121667 3Предлагаемое устройство позволяет передавать два обращения в наладочное устройство за один цикл работы машины в порядке приоритетностиобращений и передавать данные по со-ответствующим каналам в машину.