Одноразрядный сумматор

0 О О 1Изобретение относится к вычислитель" ной технике и предназначается в основном в электроприводах с цифровым управлением.Известны цифровые устройства элект ропривода, где применяются мяогофазные5 схемы делителей (счетчиков), имеющие выходные шины прямоугольных напряжений фаз и цифровые выходные шины. Прин. ципы построения принципиальных.схем та 0 ких делителей на четном и нечетном числе, например Я,5 .триггеров различны713 и 23Однако характер изменения выходных сигналов с плеч этих триггеров при возрастании (убывании) цифр на их выход ных шинах может быть представлено одинаково если в делителе на нечетном чис ле триггеров записать в таблице их. состояний инверсные сигналы с четных триг 0 герм. Связь между сигналами положений триггеров и цифровыми сигналами для схем на четном числе триггеров может быть пояснена на примере четырехфазно делителя. Для четырехэти соотйошения приведля пятифазного в7308Таблица 2 л О О ф ьДЦЦ Ц 1 1 1 1 ф 4 О О ч О 1 С О О 1 О Известные устройства суммирования,где работы с кодами, имеющими основание И 2 производится преобразование930его в двоичный код., сложение чисел вдвоичном коде и обратное преобразование из двоичного кода в исходный 3.Недостатком таких устройств является многократное преобразование "кодов,3что приводит к увеличению оборудования,и невысокое быстродействие.,Известны устройства суммированиядля работы с кодами, имеющими основание,где применяется матричный сумматор, всостав которого входит квадратная матрица размерами И А И. В узлах этой квадратной матрицы расположены двухходовыеэлементы И, вйходнйешины которых сое дийены с вЫходными шинами атой матри 4цы через алементы ИЛИ, и матрица сло- .жений переноса размерами 2 х 1). Отличительной особенностью такого матричногосумматора является высокое быстродействие 2 и 4.Однако он содержит большое количество элементов и требует дополнительныхпреобразований из копд в код.Наиболееблизким кизобретениюявляется одноразрядный сумматор,в котором исполь зуется квадратная матрица размерами Ь ЙО 1 2, где входные шины одного слагае-мого соединяются с первыми входами алементов. И квадратной матрицы через блок 40 Данное устройство предназначаетсядля выполнения операции суммирования приведенных выше кодах,30 4логического дешифрирования, а входныешины другого слагаемого соединяютсясо вторыми входами элементов И этойквадратной матрицы через .последовательно соединенные" матрицу сложения переноса размерами 2 Х и/2 (блок сложенияпереноса) и блок инвертирования сигнаов, где управляющие входы этих блоковсоединены с входной шиной сигнала пе реноса из младшего разряда, а выходныешины квадратной матрицы соединены свыходом сумматора через другой блокинвертирования, управляющий вход которого соединен с выходом блока логичес кого дешифрирования 5).Сумматор содержит меньшее числоэлементов, чем приведенные выше, нооно применимо только для систем на неетном числе . триггеров ( И "-6, 10, 14, 20 . . ).Цель изобретения - упрощение сумматора и расширение области его применения.Поставленная цель достигается тем, 25 что, в одноразрядном сумматоре, содержащем блоки инвертирования, логическо-,го дешифрирбвания, сложение переноса иматрицу элементов И, первые входы которых соединены с первой группой входовматрицы, выходы элементов И матрицычерез элементы ИЛИ подключенык выходам матрицыкоторые подключены ковходам блока инвертирования, выходы которого подключены к выходу сумматора, 5 входы первого операнда сумматора подключены ко входам блока логическогогдешифрирования, выходы которого соединеныс первой группой вХодовматрицы, входывторого операнда "сумматора соединенысо входами блока сложения переноса, управляющий вход блока сложения переносаподключен ко входу переноса сумматора,выходы блока сложения переноса подключены ко второй группе. входов матрицы, 5 у равляющий вход блока инвертированияподключен ко входу первого разряда первого операнда" сумматора, вторые входыэлементов И матрицы, находящихся в 1строке и 1-м столбце матрицы (1:1,ф; =1 и/2, где 11 -осйование системы счисления), для которых 1 подключены ко второй группе входов матрицычерез элементы НЕ, авторые входы остальных элементов И матрицы подключе-:ны ко второй группе входов матрицы непосредственно.На фиг, 1 приведена блок-схема,сумматора; на фиг. 2 - схема матрицы эле5 73953ментов И; на фиг. 3 схема блока сложения переноса,Для рассмотрения принята система соснованием и д 10.Входные шины первого слагаемого Асоединены с входом блока 1 логического дешифрирования, который имеет выходныешины "0" Ч "5" "О О Ч С. 4ф" ч"ь" =О а,чО ц "ч")"="-90 Ч ОО "ъ Ч "6" =4,Ц М 94 ф,",ф)58541Выходные шины блока 1 логическогодешифрирования соединены с вкоднымишинами первого слагаемого квадратнойматрицы 2 элементов И.Входные шины второго слагаемогоквадратной матрицы 2 соединены с входными шинами второго слагаемого суммирующего устройства через блок 3 сложения переноса. Выходные шины матрицы 2алементов И подключены ко входам блока 4 инвертирования, В узлах матрицы 2установлены логические элементы 5-29И. Первые входы элементов 5, 11, 17,23, 29 И.соединены с входной шинойфО" Ч ф 5, элементов 6, 12, 18, 24,25 И - с шиной "1" М 6; элементов7, 13, 19, 20, 26 И - с шиной "2 М зо"7"элементов 8, 14; 15, 21, 27 Ис шиной 3" У 8"; элементов 9, 10, 16,22, 28 И - с шиной "4 ф М ф 9 ф,1Входная шина Р( второго слагаемогоВ соединена с вторыми входами адементов 4-9 И; шина Р со вкодами элементов 11-14 И и через злемейт 30 НЕ совторым входом элемента 6 И; шина Рэлементов 17-22 И и через элемент 31НЕ со вторыми входами элементов 11,.15, 16; шина Р, элементов 2324 ичерез элемент 32 НЕ со вто)ыми входами алементов 20-22 И на Р со вторымвходом адемента 29 И и через элемент 433 НЕ со вторым входом эдементов 25-.;28 И.Выходные шины элементов .5, 10, 15,20, 25 И через элемент 34 ИЛИ соединены с выходной шиной 5 квадратной мат-,рицы 2; выходы элементов 6, 11, 16,21, 26 И через, элемент 35 ИЛИ - свыходной шиной 5, выходы элементов7, 12, 17, 22, 27 И через элемент 36ИЛИ - с шиной 5, выходы элементов8, 13, 18, 23, 28 И через алемент37 ИЛИ - с шиной ц,выходы элементов9, 14, 19, 24, 29 И - с выходной шиной 5 0 6Входная шина сигнала переноса С через элемент 39 НЕ соединена с первымивкодами элементов 40-44 И, а первыевходы элементов 45-49 И соединенынепосредственно с этой шиной. Вторыевходы элементов 40, 45 И соединеныс входной шиной Р, вторые входы элементов 41, 46 Й с шиной Р; вторыевходы элементов 42, 47 И - а шиной Р,вторые входы элементов 43, 48 И - сшиной Р, . Входная шина Р соединенасо вторым входом элементов 44 И и через элемент 50 НЕ - со вторым входомэлемента 49. Выходы элементов 40,49 И соединены через элемент 51 ИЛИ- с выкодной шиной Р, выходы здеме 1 нтов 41,45, И через элемент 52 ИЛИс шиной Р, выходы элементов 42,46 И через элемент 53 ИЛИ - с шинойР, выходы элементов 43, 47 И черезалемент 54 ИЛИ - с шиной Р 4, выходы элементов 44, 48 И через элемент55 ИЛИ - с шиной РВыходные шины квадратной матрицыэлементов И соединяются с выходнымишинами сумматора через блок 4 инвертирования, который пропускает сигналы свыходных шин квадратной марицы 2 безизменения при наличии сигнала на управляющей шине блока 4, которая соединенас входной шиной Ц первого слагаемого,и изменяет все сигналы на обратные приотсутствии сигнала Д .Работу сумматора первоначально рас-сматривают. при отсутствии сигнала нашине переноса С=О. В этом случае сигУнаны слагаемого В будут переданы навход квадратной матрицы 2 через блок 3сложения переноса без изменения, таккак на первые вкоды элементов 40-44 Иблока 3 сложения переноса поступают сигналы 1, а на вторые входы поступаютсигналы слагаемого В,При цифрак "0 - "4" слагаемого А(см, табл. 2) Яи, следовательно,блок 4 инвертирования будет пропускатьсигналы квадратной матрицы 2 без изменения на выходные шины сумматора,В квадратной матрице 3 при цифре"О". слагаемого А ("ОЧ "5" =. 1) элементы 5 11, 17, 23, 29 И главной диагонали пропускают сигналы слагаемого Б навыходные шины суммирующего устройствабез изменения, что соответствует сложению цифр слагаемого А с цифрой "0" слагаемого В.При цифре 1" слагаемого А7 739530 8 передан на вдан на выходную шину,; сигнал ны суммирующего устройства. Когда коЯ Фф Оф Р - на шину бз. сигнал РЭ - на шину 5; ды числа В изменяются от цифры сигнал Р - на шину 6; сйгнал Р бу- до цифры 9, на выходных шинах суммисигналдет передан с инверсией на выходйую ши- рующего устройства будут соответ твен 5.ну б(, Все это схематически изображе-но появляться коды сигналов ц фр " но на диаграмме 1, где в узлах квадрат- ф 2 ф, "9, "О", что соответствует ной сетки показаны проводящие элементы сложению цифр числа В с цифрой ф 1" (знак + (плюс) проводящие без изменениячисла А.сигнала, знак -аннус) - инвертирующие Сложение цифр слагаемого В с цифвходные сигналы), Эти элементы пропуска ф рой "2 числа А происходит аналогичным ют сигналы слагаемого В на выходные ши- образом, диаграмма 2,Диаграмма 1 А+ВОй "ф 1В ных шинах суммирующего устройствабудут соответственно появляться коды В диаграмме 2 при иэмененйй кодов числа В от цифры "Оф до 9 на выходфОф 98 ю "7" фба "5" "4 "3" ф 2 ю ф 1 ф ю 1 ю фОф 9 ф ю 8 ю "7" фбе Ф 5 Р "4 У 3 ю 2" 1 О О О О О О О О О О 1 1 1 1 1 1 1 1 1 1 1 1 О О О О О О О О О О 1 1 1 1 1 1 1 О О О О О О О, О 1 О 1 1 1 1 1 1 1 1 1 1, 1 1 1 О 1 О О О О О 1 1 О 1 ОО73 й 530 Юматрицы при этом полностью будет совпадать с работой при кодах цифр 0 - 4 .числа А, но на выходе сумматора сигналы будут изменены на обратные. Например,при цифре "7 числа А работа сумматорабудет описываться диаграммой 3, отличиекоторой от диаграммы 2 для цифры 2заключается в инвертировании всех выход-ных сигналов, что может быть представ 1 О лено изменением знаков проводящих элементов в узлах квадратной сетки,Работа устройства при цифрах 3", "4 числа А проходит аналогичным обра зом.При цифрах 5" - 9" слагаемого А Я. =О и блок 4 инвертирования будет изменять выходные сигналы квадратной матрицы 2 на обратные. Работа квадратной Диаграмма 3 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 .0 0 0 О. 1 0 0 1 1"6" 0 5 0 4" 1 "3" 1 2 1 О 9 О "8 0 "7 О А+В 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 0 О 1 1 О 0 0 0 1 "О 1" 2" Э 4 0 0 0 0 0 0 0 0 1 0 89 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 5 1- 7 В Изменение кодов цифр числа В от 0" до "9 при этом будет приводить к изменению кодов на выходе суммирующего уст о 35 ройства в следующем порядке 7, 8, "9", "0", "6", что соответствует сложению цифр числа В сцифрой "7" числа А и т. д.Если на суммирующее устройство подается сигнал переноса с младшего разряда С=1, то он поступает на входы элементов 45 - 49 И блока 3 сложения переноса, на другие входы которых поступают коды сигналов цифр слагаемого В, 45 Работа блока Э сложения переноса при этом будет совпадать с диаграммой 1, что требуется для правильного функционирования сумматора в целом.По сравнению с известным количество. 50 оборудования в предлагаемом сумматоре уменьшено. Кроме того данный сумматор применим не только для систем с основанием И "- 6, 10, 14, но и для0 =4 6 8, 10, 12 14,Ф формула изобретенияОдноразрядный сумматор, содержащий блоки инвертирования, логического дешифф 2 3 9 О1цифргчто соответствует сложению цифр числаВ с цифрой 2" числа А,рирования, сложения переноса и матрицуэлементов И, первые входы которых соединены с первой группой входов матрицы,выходы элементов И матрицы через элементы ИЛИ подключены к выходам матрицы, которые подключены к входам блока инвертирования, выходы которого подключены к выходу сумматора, выходыпервого операнда сумматора подключенык входам блока логического дешифрирования, выходы которого соединены с первой группой входов матрицы, входы второго операнда сумматора соединены совходами блока сложения переноса., управ,ляющий вход блока сложения переноса,подключен ко входу переноса сумматора,о т л и ч а ю ш и й С я тем, что, сцелью упрощения сумматора и расширенияобласти. его применения выходы блокасложения переноса подключены ко второйгруппе входов матрицы, управлявшийвход блока инвертирования подключен ковходу первого разряда первого операндасумматора, вторые входы элементов Иматрицы, находящихся (в 3-ой строке и-ом столбце матрицы ( 1+1 п/2,4 Пранчишвили П, В. и др, Микроэлектроника и однородные структуры дляпостроения логических вычислительных, устройств. М., "Наука", 1967, с. 176,рис, 4,22.О 5. Авторское свидетельство СССРпо заявке М 2539115, кл. О 06 Р 7/385,1977. 11 7 Э 9530 мы счисления ), для которых 1 1- под ключены ко второй группе входов матрицы через элементы НЕ, а вторые входы остальных элементов И матрицы подключены ко второй группе входов матрицы непосредственно.Источники информации принятые во внимание при экспертизе1. Авторское свидетельство СССР Ж 517124, кл. Н 02 М 7/537, 1974.2. Авторское свидетельство СССР Ж 532163, кл, Н 02 М 7/537, 1974. 123. Шагурин П. П, Транзисторно-тран зисторные логические схемы. М"Советское радио, 1974 с, 142.Составитель В, БерезкинРедактор Н. Кравцова Текрек И. Астанош Корректор В, МакареЗаказ 3048/8 Тираж 781 Подписное ЦНИИПИ Государственного комитета СССР по делам иаабретений и открытий 113038, Москве, Ж 38 Раушская наб., д.,4/5 илиал ППП Патент", г, Ужгород, ул. Проектная, 43