Устройство для преобразования частоты в код

0 П И САН И.И В 966 О 4ИЗОБРЕТЕН ИЯ Сфюэ СееетсннкСецналнстнческнке еспублнет К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет ГесуМрстаевей кееатет СССР ае делам кэабретеккк в еткритейОпубликовано 05.11.79. Дата опубликования опи еллетень %4 ния 08,11,7(72) Автор изобретен Ю. В, Каллиннико 1) Заявитель 54) УСТРОЙСТВО ДЛЯ ЛРЕОБРАЗЭВАН 1 ЧАСТОТЫ В КОД вестный преобразователь частосодержащий генератор опорнойподключенный выходом через немый делитель частоты к счет ты в код,частоты,еуправля-ому вхоИзвестное устройство облим быстродействием и в адает высонце каждого Изобретение относится к измерительной технике, автоматике и вычислительной технике и может найти применение в быстродействующих преобразователях частоты в код, используемых в динами 5 ческих информационно-измерительных и управляющих системах.Известны быстродействующие преобразователи частоты в код, основанные на вычитании в течение периода измеряемой частоты из кода, пропорционального максимальыой измеряемой частоте импульсов, частота следования которых изменяется обратно пропорционально квадрату текущего времени, и содержащие генератор опорной частоты, вентиль, вычитающий счетчик и функциональный генератор переменной частоты 111.Однако известные устройства обладают динамической ошибкой, увеличивающейся с увеличением скорости изменения измеряемой частоты.Наиболее близким по техническому решению к предлагаемому является изду управляющего счетчика, выходы разрядов которого подключены через двесхемы переноса кода к входам разрядовдвух последовательно соединенных счетчиков-целителей, выходы которых подключены к управляющим входам соответствутощих схем переноса кода, вычитающийсчетчик результата, счетный вход которого подключен к выходу второго счетчика-делителя через вентиль и блок управления, подключенный входом к входной клемме устройства, а выходами - кустановочным входам вычитающего счетчика, счетчиков делителей и управляющего счетчика, к входу обнуления неуправляемого делителя частоты и к управляющему входу вентиля 121.очередного периода измеряемой частотыформирует код, пропорциональный мгновенному значению измеряемой частоты взакончившемся периоде. Однако на протяжении следующего периода этот код 5остается постоянным и меняется на новое значение лишь в конце следующегопериода, хотя текущая частота можетменяться за это время. То есть код навыходе устройства меняется ступеньками, тем большей величины, чем большескорость изменения входной частоты, Этопривоцит к увеличению динамическихошибок измерения, возрастающих с увеличением скорости изменения измеряемойчастоты, Кроме того, известное устройство имеет методическую ошибку, поскольку полученный код относят в нем к мгновенной частоте в конце закончившегосяпериода, тогда как он соответствуетмгновенной частоте в середине измеренного периода,1 о 15 20 Целью изобретения является повышениеточности, которое достигается путемуменьшения динамической ошибки и методической погрешности,Поставленная цель достигается тем,что в устройство для преобразования частоты в код, содержащее. генератор онорзоной частоты, основной вентиль, последовательно соединенные две пересчетныесхемы и реверсивный счетчик, неуправляемый делитель частоты, выход которогосоединен со счетным входом основного35управляющего счетчика, выход которогочерез первый и второй блоки переносакода подключены к кодовым входам соответственно первой и второй пересчетныхсхем, управляющие входы которых соединены с выходами соответствующих пересчетных схем, дополнительно введены делитель частоты на два, делитель частоты на три, дешифратор, вентиль, элементИЛИ, вычитающий счетчик, реверсивныйсчетчик результата, блок управления,блок дифференцирования, управляю:цийсчетчик, пересчетная схема и три блокапереноса кода, причем выход генератора.опорной частоты подключен через делитель частоты на два к счетному входупервой пересчетной схемы и нецосредственно ко входу неуправляемого делителячастоты и первому входу блока дифференцирования, первый и второй выходы которого соединены соответственно с первымвходом блока управления и счетным входом реверсивного счетчика результата,выход первой пересчетной схемы подключен к управляющему входу дополнительной пересчетной схемы, выход которой подключен непосредственно к управляющему входу первого дополнительного блока переноса кода и через дополнительный вентиль к первому входу элемента ИЛИ, второй вход которого через основной вентиль подключен к выходу второй пере- счетной схемы, выход элемента ИЛИ соединен с управляющим входом вычитающего счетчика, выход основного управляющего счетчика соединен непосредственнс со вторым входом блока дифференцирования и через дешифратор со вторым входом блока управления, третий вход которого подключен к входной шине, выходнеуправляемого делителя частоты черезпоследовательно соединенные делитель частоты на три, дополнительный управляющий счетчик и первый дополнительный блок переноса кода подключен к кодовым входам дополнительной пересчетной схемы, выход реверсивного счетчика через последовательно соединенные второй дополнительный блок переноса кода, вычита ющий счетчик и третий дополнительный блок переноса коца подключен к кодовым входам реверсивного счетчика результата, блок дифференцирования содержит блок вычитания, три управляемых делителя частоты и два блока переноса кода, причем первая входная шина блока дифференцирования подключена к управляющим входам первого и второго управляемых делителей частоты, вторая входная шина блока дифференцирования через первый блок переноса кода подключена к кодовым входам первого и третьего управляемых делителей частоты, первыйвыход первого управляемого делителя частоты через второй блок переноса кода подключен к кодовым входам второго управляемого делителя частоты, выход которого соединен с первым входом блока вычитания, ко второму входу которого подключен второй выход первого управляемого делителя частоты выходная шина блока дифференцирования соединена с первым выходом блока вычитания, второй выход которого через третий управляемый делитель частоты подключена ко второй выходной шине блока дифференцирования, и, кроме того, управляемый де литель частоты содержит последовательно соединенные регистр памяти, блок переноса кода и пересчетную схему, выход которой соединен с управляющим входом15 5 6966блока переноса кода и второй выходнойшиной управляемого делителя частоты,управляющим и кодовыми входами управляемого делителя частоты являются соответственно счетный входпересчетной схемы и кодовые входы регистра памяти,первым выходом управляемого делителячастоты является выход регистра памяти,На чертеже изображена блок-схема 1 Оустройства.Устройство содержит генератор опорной частоты 1, неуправляемый делительчастоты 2, делитель частоты 3 на два,делитель частоты 4 на три, пересчетные схемы 5 - 7, управляющие счетчики 8 и 9, вычитающий счетчик 10, реверсивный счетчик 11, реверсивныйсчетчик результата 12, блоки переносакода 13 - 17, дешифратор 18, вентили19 и 20, элемнт ИЛИ 21, блок управления 22 и блок дифференцирования 23.Блок дифферендирования 23 содержит управляемые делители частоты 24 - 26,5блок вычитания 27 и блоки переноса кода 28, 29. Каждый иэ управляемых делителей частоты включает в себя пересчетную схему 30 и регистр памяти 31,соединенных разрядами через блок перезоноса кода 32, управляющий вход которого подключен к выходу пересчетной схемы 30. Первый вход блока управления22 подключен к входной шине устройства. Выходы блока управления 2235подключены следующим образом: выходы33 и 34 к входу обнуления и знаковомувходу реверсивного счетчика результата12, выход 35 - к управляющему входублока переноса кода 17, выход 36 - квходу обнуления вычитающего счетчика,выход 37 - к управляющему входу блока переноса кода 16, выходы 38 и 39 -к установочному и знаковому входам реверсивного счетчика 11, выход 40 - квходу обнуления регистра памяти в управляемом делителе частоты 25, выход41 - управляющему входу блока переноса кода 29, выход 42 - к входам обнуления регистров памяти в управляемыхделителях частоты 24 и 26, выход 43 к управляющему входу блока переноса кода 28, выход 44 - к установочным входам пересчетных схем 5 - 7 и управляющих счетчиков 8 и 9, выход 45 - к входам обнуления делителей частоты 2 - 4,выход 46 и 47 - к управляющим входамвентилей 19 и 20, Сигнальный выход 48блока вычитания 27 подключен к сигналь ному входу управляемого делителя час готы 26, а знаковый выход 49 блока 27 подключен ко второму входу блока управления 22, третий вход которого подключен к выходу дешифратора 18, подключенного к выходам разрядов основного управляющего счетчика 8, которые также подключены через блоки переноса кода 13, 14 и 28 к входам разрядов соответственно пересчетных схем 5 и 6 и регистров памяти 31 в управляемых делителя частоты 24 и 26, Выход генератора 1 подключен к сигнальным входам управляемых делителей частоты 24 и 25, через делитель частоты 3 на два - к счетному входу пересчетной схемы 5 и через неуправляемый делитель 2 - к. счетному входу основного уцравляощего счетчика 8. Выход делителя 2 через делитель частоты 4 на три подключен к счетному входу дополнительного управляющего счетчика 9, выходы разряда которого подключены к пересчетной схеме 7 через блок переноса кода 15, управляющий вход которого подключен к выходу пересчетной схемы 7, которая также подключена через вентиль 20 ко входу элемента ИЛИ 21. Выход пересчетной схемы 5 подключен к управляющему входу блока переноса кода 13 и к счетным входам цересчетной схемы 6 и 7. Выхад цересчетной схемы 6 подключен к управляющему входу блока переноса кода 14, к счетному входу реверсивного счетчика 11 и через вентиль 19 к входу элемента ИЛИ 21, выход которого подключен к счетному входу вычигающего счетчика 10. Выходы разрядов реверсивного счетчика 13.подключены через блок переноса кода 16 к входам разрядов вычитающего счетчика 10, выходы разрядов которого подключены через блок перекоса кода 17 к входам разрядов реверсивного счетчика результата 12, счетный вход которого подключен к выходу управляемого делителя 4 частоты 26 в блоке 23, Выходы разрядов регистра памяти 31 в управляемом делителе 24 подключен через блок переноса кода 29 к установочному входу управляемого делителя частоты 25. Выходы управляемых делителей частоты 24 и 25 подключены к входам блока вычитания 27.Изобретение реализует следующий алгоритм: д4 Ю=А Е-Х ,ф, 11)Ых11После по т;ил . ии каждого импульса измеряемой ш.:тоты 1; в блоке 22 формируются сигналы управления, последовательно обнуляюшие реверсивный счетчик результата 12, переписывающие из вычитаюшего счетчика 10 его код в счетчик 12 через блок переноса кода 17, обнуляющие счетчик 10 и переписывающие в него через блок переноса кода 16 код из счетчика 11. После установки в счетчике 11 кода Ис,кс и открывания одного из вентилей 19 ипи 20 начинается новый такт преобразования. Так как перед началом интегрирования в вычитающий счетчик 10 импульсов с выхода элемента ИЛИ 21 переписывается код, соответствующий предыдущему Т 1 периоду, то после окончания очередного Т -го периода в счетчике 10 в зависимости от знака приращения будет сформирован следующий код:(10) ИЛИ 35 т Т1-1 зц, = 1 Ч - Х ,(ма- гжд =ма кс ТмиНТмин40 о мин Полученный после окончания Т 1 -го 45периода код И из счетчика 1 0 переписывается в реверсивный счетчик 1 2 результата, где производится его алгебраическое суммирование с приращением, полученным текущим интегрированием на 50интервале времени, равном периоду Т 1+4 импульсов, поступающих на вход счетчика 12 с выхода блока дифференцирования 23, и частота следования которых пропорциональна производной входной частоты 1Рассмотрим процесс формирования выходных импульсов в блоке дифференцирования 23. 9 696 О 0 Добратно пропорциональной квадрату текущего времени,На выходе пересчетной схемы 7 формируется сигнал с частотой1 М. экгМ я) 2 г (8)После поступления каждого импульсавходной частоты 1 в блоке управления22 в зависимости от знака приращенияд У,1, вырабатываются сигналы управления, устанавливающие реверсивные счетчики 11 и 12 в одно из положений и открывающие один иэ вентилей 19 или 20.Если знак приращения положительный(входная частота растет), то реверсивные счетчики 11 и 12 устанавливаютсясигналами на выходах 39 и 3 на сложение, и открывается вентиль 20. Приотрицательном знаке приращения (вход- гоная частота уменьшается) счетчики 11и 12 устанавливаются на вычитание иоткрывается вентиль 19.Интенгрирование входных импульсовв счетчиках 1 0 и 1 1 производится наинтервале времени, равном разности между текущим периодом и периодом Т , соответствующим максимальной измеряемойчастоте 1 м, формирование этого интервала производится следующим образом. Пос- ЗОле поступления очередного импульса входной частоты (начало очередного периода)в управляющем счетчике 8 начинают суммироваться импульсы частоты ЕПосле постУплениЯ)чТ =Ро Т . имТщин о,г минпульсов, которое происходит через интервал времеви, равный Гмин , срабатывает дешифратор 18, подключенный к выходам разрядов счетчика 8. Сигнал с выхода дешифратора 18 поступает на входблока управления 22 и в нем формируются сигналы, открывающие один иэ вентилей 19 или 20 и записывающие в счетчик11 код М = -- с задержкоймскс хо минна время Тнн относительно начала очередного периода. Так как интегрированиев счетчиках 1 1 и 10 заканчивается припоступлении следующего импульса входной частоты, т, е. по окончании очередного 1 -го периода, то время интегрирования равно аТ=Т -Г. В счетчике 1 1 производится формирование в конце периода кода, пропорционального половине частоты, соответствующей предыдущему Т, 4 периодуН = Н Г 2(Я,макс т(12) Таким образом, устройство реализует алгоритм, позволяющий компенсировать методическую ошибку и вводящий приращение, учитывающее скорость изменения входной частоты. Благодаря этому уменьшается динамическаяошибка устройства и результат будет меняться не ступенями, как в известном устройстве (21, а непрерывно, что существенно улучшает динамику замкнутых систем регулирования и измерения,"в которые входит устройство,Частоты Г 4 и Гг поступают на входы блока вычитания 27. На выходе 48 блока 27 формируется частота, равная разности входных частотР= =к.-. ), ( ) а на выходе 49 формируется сигнал знака приращения входной частоты 31 Ъ ЬУ,55 который поступает на входблока управления 22. Частота й Г 1, пропорцио- нальная приращению мгновенного значеПосле окончания очередного Т 1 -гопериода входной частоты в управляюшем счетчике 8 будет сформирован коц пропорциональный периоду ТЭтот код переносится через блок 2810 в предварительно обнуленные регистры памяти 31 в управляемых. делителях частоты 24 и 26. Перед обнулением регистра 31 в управляемом делителе 24 код предыдущего периода Т 1 4 из него пе.- 15 реписываетсч через блок переноса кода 29 в обнуленный регистр памяти управляемого делителя 25. Таким образом, в регистрах памяти управляемых делителей 24 и 26 после окончания Т-го периода будет записан код, пропорциональный этому периоду, а в регистре памяти управляемого делителя 25 будет записан код, пропорциональный предыдущему Т 1,1 фму периоду, Записанные в регист 25 рах коды являются коэффициентами деления соответствующих управляемых делителей частоты, В делителях 24 и 25 производится деление опорной частотыпоступающей на счетные входы пе- зО ресчетной схемы 30 с выхода генератора 1, на коэффициенты деления соответственно ИТ и М-. , Каждым импуль 1 . Т 14сом.переполнения в счетчик 30 через блок переноса кода 32 записывается обратный код, На выходе пересчетной схемы 30, являющейся выходом делителя 24, формируется сигнал с частотой; о 40(13) На выходе делителя частоты 26 формируется сигнал с частотой: о 45 Г = - =К, . (14) т.ноя входной частоты за период 1 , поступает на сигнальный вход делителя26, где она делится на код й, записанный в регистре памяти целителя.На выходе делителя 26 формируется сигнал с частотой дг, кд-;.)ь г (16)кпропорпиональноГ первой производной входной частоты по времени. Импульсы частоты г интегрируются в реверсивном счетчике 12 на временном интервале, равном следующему периоду Т 1+1 =.. На выходе реверсивного4счетчика результата 12 в зависимости от знака приращения частоты формируется выходной код: о" г "11Кг илиН- :1 Ч-К(К; ;вых г э Юго Ккг / аК Р- - "-; (18) о Формула изобретения А,Устройство для преобразования частоты в код, содержащее генератор опорной частоты, основной вентиль, последовательно соединенные две пересчетные схемы и реверсивный счетчик, неуправляемый делитель частоты, выход которого соединен со счетным входом основного управляюшего счетчика, выход которого че рез первый ивторой блоки переноса кода подключен к кодовым входам соответственно первой и второй пересчетных схем, управляющие входы которых соединены с выходами соответствуюших пересчетных.что, с целью повышения точности, в него дополнительно введены делитель частоты на два, делитель частоты на три,дешифратор, вентиль, элемент ИЛИ, вычитающий счетчик, реверсивный счетчикрезультата, блок управления, блок дифференцирования, управляющий счетчик, пересчетная схема и три блока переносакода, причем выход генератора опорнойчастоты подключен через делитель частоты на два к счетному входу первойпересчетной схемы и непосредственноко входу неуправляемого делителя частоты и первому входу блока дифференцирования, первый и второй выходы которого соединены соответственно с первымвходом блока управления и счетным входом реверсивного счетчика результата,выход первой пересчетной схемы подклю-,чен к управляющему входу дополнительной пересчетной схемы, выход которойподключен непосредственно к управляюцему входу первого дополнительного блока переноса кода и через дополнительныйвентиль к первому входу элемента ИЛИ,второй вход которого через основной вентиль подключен к выходу второй пересчетной схемы, выход элемента ИЛИ соединен с управлщощим входом вычитающего счетчика, выход основного управляющего счетчика соединен непосредственносо вторым входом блоха дифференцирования и через дешифратора со вторым входом блока управления, третий вход которого подключен к входной шине, выходнеуправляемого делителя частоты черезпоследовательно соединенные делительчастоты на три, дополнительный управляющий счетчик и первый дополнительныйблок переноса хода подключен к кодовымвходам дополнительной пересчетной схемы, выход реверсивного счетчика черезпоследовательно соединенные второй дополнительный блок переноса кода вычитающий счетчик и третий дополнительныйблок переноса кода подключен к кодовымвходам реверсивного счетчика результата,142, Устройство по и. 1, о т л и ч а -ю щ е е с я тем, что блок дифференцирования содержит блок вычитания, триуправляемых делителя частоты и два бло ка переноса кода, причем первая входная шина блока дифференцирования подключена к управляющим входам первогои второго управляемых делителей частоты, вторая входная шина блока дифферен цирования через первый блок пере:осакода подключена к кодовым входам первого и третьего управляемых целителейчастоты, первый выход первого управляемого делителя частоты через второйблок переноса кода подключен к кодовымвходам второго управляемого делителячастоты, выход которого соединен с первым входом блока вычитания, ко второму входу которого подключен второй выход первого управляемого делителя частоты, выходная шина блока дифференцирования соединена с первым выходомблока вычитания, второй выход которогочерез третий управляемый делитель частоты подключена ко второй выходнойшине блока дифференцирования.3. Устройство по пп. 1, 2, о т л ич а ю щ е е с я тем, что управляемыйделитель частоты содержит последовательно соединенные регистр памяти, блокпереноса кода и пересчетную схему, выход которой соединен с управляющимвходом блока переноса кода и второй выходной шиной управляемого делителя частотыуправляющим и кодовыми входамиуправляемого делителя частоты являются соответственно счетный вход пересчетной схемы и кодовые входы регистра 4 памяти, первым выходом управляемогоделителя, частоты является выход регистра памяти.Источники информациипринятые во внимание при экспертизе1. А. А. Мельников и др. О некоторых путях построения быстродействующих преобразователей частоты в код",Автометрия 1972, % 2.2. Авторское свидетельство СССР696604 Составитель Л. ПлетневаВеселкина ТехредЛ. Алферова Корректо Редакт кач илиал ППП фПатент", г. Ужгород, ул. Проектная, 4 з 6791/57ЦНИИПИ Госу по делам и, 113035, Москва,Тираж 1060 рственного комобретений и откр -35, Раушская Подписноеитета СССР1 тийнабд, 4/5