Устройство для буферизации данных

.Опубликовано 250279. Бюллетень7 Дата опубликования описаний 250279 су арствеииий комитетСССРелам изобретенийи открытий 1 ДК 681 3.И. Рбражеви РОЙстВО для БУФВРиЗиии ЛАииык Рреги- памя- ния Изобретение относится к вычислительной технике, в частности к устройствам для буферизации данных, и может быть использовано в системах обработки данных, например в селекторных каналах ЦВМ.Известно устройство для буфериза ции данных, содержащее буферную память, состоящую из однобайтовых буфернйх регистров, соединенных между собой по схеме последовательного сдвига, блок управления сдвигом буФерной памяти, содержащий триггеры хранения и передачи данных из и е ы дущего в последующие буферные стры, блок состояния буферной ти, содержащий триггеры состоя буферных регистров 1). Продвижение информации вдоль устройства осуществляется побайтно последовательно через все буферные регистры, причем за один машинный такт один байт продвигается до первого заполненного регистра.Однако для сдвига каждого байта данных на любое число ступеней требуется всегда один машинный такт, что ограничивает пропускную способность устройства. ихович н РГ. Ялавег Наиболее близким к изобретению по технической сущности и достигаемому результату является устройстьо для буферизации данных, содержащее блок буферной памяти,. блок управления сдви гом, первый, второй, третий входы которого являются первым, вторым, третьим входами устройства соответственно, блок формирования сигналов состояния, первый, второй выходы которого соединены соответственно с четвертым, пятым входами блока управления сдвигом, элементы ИЛИ, причем первый, второй входы блока буферной памяти соединены соответственно с четвертым и вторым входами устройства, третий вход которого соединен с первым входом блока формирования сигналов состояния, первый выход блока управления сдвигом соединен с третьим входом блока буферной памяти, четвертый вход которого и второй вход блока формирования сигналов состояния, соединены с вторым выходом блока управления сдвигом, третий выход которого соединен с третьим входом блока Формирования сигналов состояния и с пятым входом блока буферной памяти, выход которого является выходом устройства, группа выходовблока управления соеДинена с пе 1)выми входами элементов ИЛИ, выходыкоторых соединены с группой входовблока буферной памяти (2).Байт данных в буферной памятивсегда сдвигается эа один машинныйтакт только да регистра буферной памяти, триггер состояния которогополный установлен, чта не паетВоэможности увеличить скорость работы (сдвиг) буфера при времпи сдвига одного байта через Всю буферную рпамять меньшем длительности машинноготакта или при большой глубине буферной памяти. Этик и обусловлен основной недостаток устройства - ега малоебыстродействие. 15Цель изобретения - повь)шенин быстродействия,ДОстигается эта тем, чта устройствасодержит блок дополнительных сдвигов)первый - четвертый входы которого ипервый, второй, третий выходы соединены соответственна с Вторым и гретьимвходами усрОЙства) с третьим выходам блока управления сдвигам, с вторым выходам блока формирования сигналов состояния с шестым и седьмым вхо-)Дами блока Управления сДвигОм Г 1 с вторыми входами элементов ИЛИ.Ка фиг. 1 представлена струкурнаясхема устройства;,на Фиг. 2 - логическая схема блока управления сдвигам; 3 Она фиг. 3 - логическая схема блокаформирования сигналов состояния; наФиг. 4 - логическая схема блока буферной памяти; на фиг. 5 - логическаясхема блока дополнительных сдвигов;на. Фиг, 6 - Временная Диаграмма рабаты устройства.Устройства Для буферизации данныхсодержит (см.фиг,1) блок 1 управлениЯ сДвигам) блок 2 формирования сигналов состояния, блок 3 буфернсй памяти) блок 4 Дополнительных сДвигав,элементы ИЛИ 5-8, образующие групГ.:уэлементов И)1 И, входы 9-11 устройства,выходы 12, 13 блока Дапалн)1 тельныхсДвигаВ, выхОДы 14-16 блОка управления сДвигОм, ВыхОДЫ 17-20) образующиегруппу выходсв блока управления сдвигом, вхады 21-24 элементов ИЛИ входы 25-28, образующие группу входаблока буФерной памяти, выходы 29, 30 э)блока формирования сигналов состояния, выхаД 31 и вхОД 32 устрой"тва,Блок 1 управления сдвигам содержит(смфигф 2) ВхОДы 33-41, тригг(:ры 4247 хранения первого-шестага буферных 5регистров соответственна, таиггс.ры48-52 передачи соответственно иэ второго в первый, иэ третьего ва Второй,из четвертого в третий, из пятого вчетвертый, из шестого в пятый буферные регистры, выходы 53 - 57 и ьхадыЮ58-67.Блок 2 формирования сигналов сас"таяния содержит (фиг,3) входы 68триггеров 69-74 полных шестого ипервого - пятого буферных регистров 66 соа Гветственно, Блок 3 буферной памяти содержит (см.фиг,4) триггеры 75 - 75 шестого буферного регистра и триггеры 76 - 76 Я,77 л - 77, 78 - 78, 79, - 7980, - 80 п первого - пятого буферных регистров соответственно.Блок 4 дополнительных сдвигов содержит см.фиг.5) вход 81, триггеры 82 - 85 дополнительной передачи третьего ва второй, четвертого в третий, пятого в четвертый, шестого в пятый буферные регистры соответственна, элементы И 86-101.На Фиг, 6 приняты следующие обозначения: ТИ 1, ТИ 2, ТИ 3, ТИ 4 тактовые импульсы первой - четвертой серии соответственно, ТИ 1-3, 1 И 2-3, ТИ 3-3," ТИ 4-3 - задержанные тактовые импульсы первой - четвертой серии соответственно, "Загрузка б, Хранение 6, " Сброс б, Полный б - операции шестого буферного регистра, Передача б в 5, Дап.передача 6 в 5 - операции по передаче содержимого буФерного реги- стра 6 в буферный регистр 5. Для других номеров буферных регистров смысп сигналов аналогичный. Справа на фиг, 6 указаны позиции входов, выходов и триггеров, взаимодействующих с сигналами, приведенными с левай стороны фиг, бУстройства работает следующим образо)лБлОк 3 буфе)ной памЯти включает набор регис 1 рав, соединенных глежду собой в виде ступенчатого регистра сдвига, Эти регистры управляются системой импульсов передачи и сброса, вырабатываемых блоком 1 управления сдвигам в течение каждого машинного так а. Каждому буферному регистру бпака 3 буферной памяти в блоке 1 управлсния сдвигам соответствует свой триггер хранения, единичное состояние которого разрешает передачу (занесение) ин рармации в данный рв .гистр, а нулевое - вызывает сброс этага регистра. В конце каждого машиннога такта полажение байтов в блоке 3 буФерной памяти анализируется па состоянию триггеров хранения и Устанавливаются в блоке 2 признаки полный (пустой) соответствующие бу(еанаму р гитруУстройства загружается информацией через регистры от в да (Гп - Ь + 1)) где Б (Б ", .(:) - количества аднавремен" нО эагОУжае)Гых буферных регистров и разгружается через регистры 1, 2 до Б (па одному и - разрядному славу или группами с)1 ОВ От ОднагО до 1 з), Сдвиг информации осуществляется от и-го к 1-му буферному регистру.Рассмотрим работу устройства призагрузке его через шестой и пятыйбуферные регистры, предполагая, чтоустройства является пустьюл, Новходу 10 сигналам ТИ 3-3 па входам 39устанаьлииаются триггеры 47, 46 хра 648983нения шестого и пятого буферных регистров и по входам 32 информациизаносится в шестой и пятый буферныерегистры, т,е. информация заноситсяв триггеры 75 - 75 и 80 - 80 шес)1того и пятого буферных регистров.В конце такта синхросигналом ТИ 4 5по входам 36 устанавливаются триггеры 69, 74 полных шестого и пятого буферных регистров, а синхросигналомТИ 4-3 по входам 40 устанавливаютсятриггер 51 передачи пятого в четвертый буферный регистр, триггер 50передачи четвертого в третий буферныйрегистр, триггер 49 передачи третьего во второй буферный регистр, триггер 48 передачи второго в первый 15буферный регистр (установка триггеров 85, 84 дополнительной передачишестого и пятого буферных регистровзапрещается в такте загрузки).В последующем такте синхросигналом ТИ 1 по входу 33 устанавливаетсятриггер 45 хранения четвертого буферного регистра, синхросигналам ТИ1-3 по входам 37 поочередно устанавливаются триггеры 44, 43, 42 хранения третьего и первого буферных регистров. Поочередно снимаются сигналы 55, 54, 53 и 15 сброса четвертого-первого буферных регистров, темсамым разрешая сдвиг данных с пятогобуферного регистра в четнертый-первый буферные регистры по сигналам14, 17, 18, 19 передачи, вырабатываемых посредством триггеров 51-48 пере ахи. Тактовыми синхросигналами ТИ 2 по входам 34 и ТИ 2-3 па нходам 38 сбрасывается каждый йредыдущийтриггер хранения па последующему пустому буферному регистру и все триггеры 51 - 48 передачи. Одновременносо сбросом синхросигналами ТИ 2 павходам 34 и ТИ 2-3 по входам 38 после сброса соответствующих триггеров46-43 хранения устанавливаются триггеры 85-82 дополнительной передачииз предыдущего в последующие буферные регистры, Последующими синхросигналами ТИ 3 по входам 35 и ТИ 3-3 повходам 39 поочередно устанавливаются триггеры 46-43 хранения, поочередно снимаются сигналы 56-53 сброса пятого-второго буферных регистров, тем самым разрешая сдвиг информации с шестого в пятый-второйбуферные регистры по управляющимсигналам 24-21 передачи, вырабатываемым посредством триггеров 85-82дополнительной передачи, Тактовымисинхросигналами ТИ 4 по входам 36и ТИ 4-3 по входам 40 сбрасываетсякаждый предыдущий триггер храненияпо триггеру дополнительной передачии последующий буферный регистр,сбрасываются триггеры 69, 74 полного шестого, пятого буферных регистров и устанавливаются триггеры 71,70 полных второго и первого буфер"ных регистров. Триггеры 85, 84% дополнительной передачи сбрасываютсясинхросигналам ТИ 4-3 па входам 40,а триггеры 83,82 дополнительной передачи - синхросигналам ТИ 1 по входам 33 последующего такта.Ва избежание ложной передачи изпредыдущего в последующий буферныйрегистр по триггеру дополнительнойпередачи, на время действия синхрасигнала сброса предыдущего триггерахранения по последующему пустому буферному регистру запрещается передача с предыдущего в последующий буФерный регистр посредством Использования инверсного входа на элементахИ 91, 94, 97,100.Известное устройство не полностьюиспользует воэможности такта, таккак время сдвига информации н устройстве значительно меньше длительноститакта. Предлагаемое устройства позволяет всегда использовать полностьювоэможности такта и получить максимально возможную скорость работы.В общем случае, возможности изобретения могут быть использованы полностью н случае, если время 3/4Ттакта2 сдвига, где Ттакта - длительность такта, 1 сдвига - времясдвига информации щ-га н 1-й буферныерегистры, т,е. скорость сдвига данных н буфере увеличится н 2 раза.Если 3/4 Ттакта1,5 сдвига,та можно построить модификацию изобретения, если не вводить триггер дополнительной передачи из щ/2+1 н щ/2(н нашем примере триггер 83 второйпередачи из четнертаго н третий буФерный регистр), т.е. не производитьвторой передачи из первой половиныбуфера ва вторую. В этом случае скорость сдвига данных увеличится нг 1,5 раза,Если 3/4 Ттактас сдвига, то визобретение не следует вводить триггеры дополнительной передачи на нтарай половине устройства (триггеры 83,82), В этом случае скорость сдвигаувеличится н 1,25 раза.При большой глубине буферной памяти (щ5) возможности использования блока дополнительных сдвиговувеличиваются, так как время сдвигас перного да последнего буФерногорегистра возрастает, чта дает вазможность осуществить дополнительныесдвиги буферных регистров, расположенных н начале сдвига.Формула изобретенияУстройство для буферизации данных, содержащее блок буферной памяти, блок управления сднигом, первый, второй, третий входы которого являются перньм, вторым, третьим входами устройства соответственно, блок формирования сигналов состояния, первый, второй выходы которого соединены)/1)ТВЕТ,11 "РН)О С т 1") )1 ) Р) Р 1 , ),)1)Входа.р)и б 11 ока управле 11 ия сц)1 ц-.Влем) .11 ) ы р) /рИ 11 рн)")р 1) р )лвходы блока буфе;:,)ной )а,;яви р;НЕНЫ СООТВЕТСТВЕННО С ЧЕ.)1 ВЕР 1.":.1 ивтОРым эхОДами 1 РстРОйствар тР.1 иВХОД КОТОРОВО СОЕ 1 РИНЕ".1 С П)ЕОВ:-.Р 1 ВКО - Цом бло 1.а формиро 1-, ния сивна я)11 сс;.- ТОЯ 11 ияр первый выход блока ,правления сдВИГОм соеди 11 ен с т 1 етьим Вуо р(1),;блока бУферной памяти р ,1 ет В еРТЬ)й в 1 ОД котор р"Г и В)"ОрОН Вдов блока фр-)1.)м)и)Сования сигналов состояния соедин:ны со втОрым вьходом блока у 111)авления ср 1)зи" 1 ОМ р ТВ) ТИК ВЫХОЦ КО 1 СРО 1. О СОЕДИНа) с третьим В ходОм б 11 ок а фОрмиров а 1 н я СИГНаЛОВ СОС 1 ОЯНИ 1) И С П)Ят 1 В;О)1 С)1,)р блока б) урфе)рной 11 амяти р Выход кот.;р О" ГО ЯВЛЯЕТСЯ ВЫХОДОМ .)РСТ Рой)СТВ а р 1П- па Выходов блока управления) 1)-,в) р 1 гор 1 соединена с перв.,жи вхоцами елеон 1.йз , ВЫХОДЫ к.тХОРЬРХ СОЕДИНЕНЫ С . ру 1:1 ой входов блока буферной памятири "1 а 1 ц , " е с я тем что,.;, )р, 1 овр).1 ения бь 1 стрОДействия, р), р 1 )1 г рррррт блок дополнительных с;:;н:.ов первый-нетвертый входы котоРО 1 О и пеРвый Втсвои р тРетии ВыхоДы .;О: БНЕ 1 Ы СООТВЕТСТВЕННО С ВТОРЫМ.;Ре сь 1111 вхоДами 1 РОТРОйствар с тРеть.)1 ы .;г.:.:Кодом блока управления сДВНГомр с в; о 11)лрр 1 в ых ОДОМ блок а формироВ ани Я сигналов состояния, с шестым, седьмь;:и входами блока управления сдвигом н с в 1 ор 1:1 ми входами элементов ИЛИ.Исто)1 ники информации, принятые во В НИМ-) 1111 Е )1 РИ ЭКСПЕРТИЗЕ11 атент Бели 11 обритании Р 1048525 р4 7,р Тц,)111 рИ 2 033 ТИЧ Из У 7 И фКР 6 Хричеяфг с за с олнье б Пал переаача И 5 еоеаача а аа,Боцт 1Г рИаю 5 И Хранек Орос; Полни Храяера Первача И резвача заН: ф :.1 аи тов писноеСССР ост ехо или ча Редак Заказ 779 46 иал ППП Патент, г. Ужгор П а ЛсреаачСап. пе/,.дпча 405;БередитЦО 5 1;е 3/абдт, Орос1Т21 ДРе а 2 ЦИИИПИ Государственно по делам изобретен 035 Москва ХРа