Устройство для последовательного выделения единиц из двоичного кода

у 5458 А СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) ( 1) 06 Р 9/46 С)БР ИДЕТЕЛЬС К АВТО льченко, Н. Иьство СССР46, 1983,ьство СССР 46, 1986.ПОСЛЕДОВА ИНИЦИЗ Д рыЕЛЬ- ОИЧие относится к вычис может быть использо икропрограммного уп приоритета, ассоциа устройствах, Целью и тельано в авлевных обреме с задани- интервалов ГОСУДАРСТВЕННОЕ ПАТЕНТВЕДОМСТВО СССРГОСПАТЕНТ СССР) С)ПИСАНИ(54) УСТРОЙСТВО ДЛЯНОГО ВЫДЕЛЕНИЯ ЕДНОГО КОДА(57) Изобретенной технике иустройствах мния и выборазапоминающих Изобретение относится к вычислительной технике и может быть использовано вассоциативных запоминающих устройствах, в устройствах микропрограммного управления и выбора приоритета.Известно устройство для определениястаршего значащего разряда, содержащее и- разрядный регистр 1, элементы И, НЕ,триггер.Наиболее близким техническим решением к предлагаемому является устройстводля последовательного выделения единициз двоичного кода, содержащее счетчики,блок памяти, регистр, блок сравнения, формирователи импульсов, элементы задержки,генератор импульсов, элементы И,ИЛИ, ЗАПРЕТ, блок задержки,Недостатком устройства является низ. кое быстродействие при последовательном тения является повышение быстродействия устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределения импульсов. Устройство содержит два счетчика, блок памяти, блоксравнения, три регистра, три формирователя импульсов, два элемента задержки, блок задержек, генератор импульсов, группу элементов ИЛИ, пять групп элементов, четыре элемента И, шесть элементов ИЛИ, два триггера, дешифратор, группу элементов задержки, Устройство обеспечивает последовательное выделение единиц из двоичного кода при задании в блоке памяти нулевых и ненулевых временных интервалов распределения импульсов и ограничений на длину З анализируемого двоичного кода. 1 ил. выделении единиц по програмем минимальных временныхраспределения,Цель изобретения - повышение быстродействия устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределения.Поставленная цель достигается тем, что устройство для последовательного выделения единиц из двоичного кода, содержащее два счетчика, блок памяти, блок сравнения, два регистра, три формирователя импульсов, два элемента задержки, блок задержки, генератор импульсов, группу элементов ИЛИ, две группы элементов И, два элемента И, три элемента ИЛИ. дополнительно содержит два триггера, третий регистр, дешифратор, три группы элементов И, группу10 15 20 30 35 40 50 55 элементов задержки, третий, четвертый элементы И, четвертый, пятый, шестой элементы ИЛИ, причем входы установки в единичное состояние разрядов первого регистра являются информационными входами устройства, группа входов первого счетчика является группой входов начального адреса устройства, информационные входы третьего регистра являются входами длины двоичного кода устройства, сигнальным выходом устройства является выход третьего формирователя импульсов, выхо. ды элементов И первой группы подключены к соответствующим информационным выходам устройства,На чертеже представлена блок-схема устройства,Устройство содержит счетчики 1, 2, блок 3 памяти, блок 4 сравнения, регистры 5, 6, формирователи 7, 8, 9 импульсов, элементы 10, 11 задержки, блок 12 задержек, генератор 13 импульсов, группу элементов ИЛИ 14, две группы элементов И 15, 21, элементы И 16, 17, элементы ИЛИ 18, 19, 20, триггеры 22, 25, регистр 23, дешифратор 24, группы элементов И 26, 27, 28, группу элементов 29 задержки, элементы И 30, 31, элементы ИЛИ 32, 33, 34, информационные входы 35, группу входов начального адреса 36, входы 37 длины двоичного кода, вход 38 установки начального состояния устройства, сигнальный выход 39, информационный выход 40 устройства, причем входы установки в единичное состояние разрядов регистра 6 являются информационными входами 35 устройства, группа входов счетчика 1 является группой входов начального адреса 36 устройства, выходы счетчика.1 соединены с группой адресных входов блока 3 памяти, выходы которого соединены с информационными входами регистра 5, выходы которого соединены с входами элемента ИЛИ 18 и первыми входами блока 4 сравнения, вторые входы которого соединены с выходами счетчика 2, счетный вход которого соединен с выходом элемента И 16, первый вход которого соединен с выходом генератора 13 импульсов, выход блока 4 сравнения подключен к входу формирователя 7 импульсов, счетный вход счетчика 1 подключен к выходу элемента И 17 и входу элемента 11 задержки, первый вход элемента ИЛИ 19 соединен с выходом фоомирователя 8 импульсов, выходы 1-х (1=1,п) элементов И 21 группы подключены к соответствующим информационнцм выходам 40 устройства и входам блока 12 задержек, выходы которого соединены с нулевыми входами соответствующих разрядов регистра 6 и )-ми О=2, ., и+1) входами элемента ИЛИ 19. выход 1-го(1=1, и) элемента ИЛИ 14 руппы соединен с первым входом (1+1)-го элемента ИЛИ 14 группы и инверсным входом (1+1)-го эле-: мента ИЛИ 15 группы, выход (и)-го элемента ИЛИ 14 группы соединен с инверсным входом (п - 1)-го элемента И 15 группы, выход т-го (гп=1, , и) элемента И 15 группы подключен к первому входу(гп+1)- го элемента И 21 группы, первый вход элемента И 17 соединен с входом формирователя 9 импульсов, выход элемента 11 задержки соединен с входом считывания блок 3 памяти, выход формирователя 9 импульсов соединен с входом сброса счетчика 1, второй вход элемента И 17 соединен с входами сброса счетчика 2 и регистра 5, выход элемента ИЛИ 18 соединен с вторым входом элемента И 16, сигнальным выходом 39 устройства является выход формирователя 9 импульсов, который подключен к входам установки в "0" триггера 22, единичный выход которого соединен с вторыми входами элементов И 21 группы, э единичный вход триггера 22 подключен к выходу элемента И 30, первый вход которого соединен выходом элемента ИЛИ 20 и вторым входом элемента И 17, второй вход элемента И 30 подключен к входам формирователей 8, 9 импульсов и выходу элемента ИЛИ 32, выход формирователя 7 импульсов подключен к первому входу элемента ИЛИ 33, выход которого соединен с третьими входами элементов И 21 группы, а второй вход подключен к выходу элемента И 31, инверсный вход которого соединен с выходом элемента ИЛИ 18, а прямой вход через элемент 10 задержки подключен к выходу элемента 11 задержки, группа входов 37 длины двоичного кода устройства подключен к информационным входам регистра 23, выход которого соединен с входом дешифратора 24, выходы с 1-го по К-й которого подключены к входам элемента ИЛИ 34 иинверсным входам соответствующих элементов И 26 группы, а выходы с (К+1)-го по (и - 1) соединены с инверсными входами соответствующих элементов И 26 и первыми входами 1-х элементов И 28 группы, единичные выходы 1-х разрядов регистра 6 подключены к первым входам 1-х элементов И 27 группы, второй вход первого элемента И 27 группы соединен с прямым входом первого элемента И 26 группы и единичным выходом триггера 25, единичный вход которого является входом 38 установки начального состояния устройства, выходы элементов И 26, кроме последнего, соединены с прямыми входами последующих элементов И 26 группы и вторыми входами последующих элементов И 27 группы, выход последнего элемента И 26группы подключен к второму входу последнего элемента И 27 группы, выход первого элемента И 27 группы подключен к первым входам элемента ИЛИ 32; первого элемента И 21 группы, первого элемента ИЛИ 14 группы и инверсному входу первого элемента И 15 группы, выход ц-го элемента И 27 группы (ц=2.(и - 1 соединен с соответствующим входом элемента ИЛИ 32, вторым входом (о - 1)-го элемента ИЛИ 14 группы и прямым входом(ц - 1)-го элемента И 15 группы, выход и-го элемента И 27 группы подключен к и-му входу элемента ИЛИ 32 и прямому входу (и)-го элемента И 15 группы, выход элемента ИЛИ 19 подключен к вторым входам элементов И 28 группы, выходы которых, кроме первого элемента И 28, соединены с входами соответствующих элементов 29 задержки группы, выходы которых соединены с входами элемента ИЛИ 20, выход первого элемента И 28 группы подключен к (и+1)-му входу элемента ИЛИ 20, а первый вход - к выходу элемента ИЛИ 34,Устройство работает следующим образом,В исходном состоянии в регистр 23 по группе входов 37 устройства заносится код длины анализируемого двоичного кода, из которого выделяются единицы. Если анализируется Р-разрядный. двоичный код(Р=1,и. где и - число разрядов регистра 6 устройства), на выходе регистра 23 появляется двоичный код числа Р, который поступает на входы дешифратора 24, В результате на Р-м выходе дешифратора 24 появляется единичный сигнал, закрывающий по инверсному входу соответствующий элемент И 26 группы, Сигналом по входу 38 установки начального состояния устанавливается в "1" триггер 25, Единичным сигналом с выхода триггера 25 открывается по второму входу первый элемент И 27 группы и по первому входу первый элемент И 26 группы. Если на первом выходе дешифратора 24 присутствует нулевой сигнал (Р 1), первый элемент И 26 группы оказывается открытым по инверсному входу. В результате на его выходе появится единичный сигнал, открывающий по второму входу второй элемент И 27 группы и по первому входу второй элемент И 26 группы. Элементы И 27 группы (кроме первого) подготавливаются к открытию по вторым входам последовательно единичными сигналами с выходов соответствующих элементов И 26 группы. Так как Р-й элемент И 26 закрыт единичным сигналом с Р-говыхода дешифратора 24, элементы И 27 группы, начиная с 1-го и по Р-й, будут последовательно подготовлены к открытию по вторым входам. (и - Р) последующих элементов И 2710 35 40 версному входу первый элемент И 1545 группы, поступает на первце входы элемен 50 20 25 30 группы окажутся закрытыми по вторым входам нулевыми сигналами с выходов соответствующих элементов И 26 группы, Тем самым маскируются единичные выходы разрядов регистра 6, которые не анализируются на наличие единичных сигналов,В исходном состоянии все разряды регистра 6 находятся в нулевом состоянии, В определенных зонах блока 3 памяти предварительно записываются временные интервалы. соответствующие каждой требуемой комбинации двоичного кода, из которого выделяются единицы, Причем могут быть заданы нулевые временные интервалы, которым соответствуют нулевые двоичные коды в ячейках блока 3 памяти, Код начального адреса соответствующей зоны памяти по группе входов 36 устройства заносится в счетчик 1,Работа устройства начинается с записи двоичного кода в регистр 6 по группе информационных входов 35 устройства (входы синхронизации записи регистра 6 и счетчика 1 на чертеже не показаны), Соответствующие разряды регистра 6 устанавливаются в единичное состояние, Сигнал с прямого выхода каждого разряда (триггера) регистра 6 с единичным значением поступает на первый вход соответствующего элемента И 27 группы, Элементы И 27 группы с 1-го по Р-й открыты по вторым входам, поэтому на их выходах появляются единичные сигналы при наличии единичных сигналов на выходах соответствующих разрядов регистра 6 При этом единичный сигнал с выхода первого (ближайшего к первому) разряда регистра 6 получает приоритет над всеми последующими разрядами. При наличии единичного сигнала на выходе первого разряда регистра 6, на выходе первого элемента И 27 группы также появится единичный сигнал,который открывает по первому входу первый элемент И 21 группы, закрывает по инта ИЛИ 32 и первого элемента ИЛИ 14 группы, Элементы ИЛИ 14 образуют последовательную цепь, причем выход каждого элемента ИЛИ 14 подключен к инверсному входу последующего элемента И 15 и первому входу последующего элемента ИЛИ 14. Поэтому единичный сигнал с выхода первого элемента ИЛИ 27 группы, проходя через последовательную цепочку элементов ИЛИ 14 группы, закрывае по инверсным входам элементы ИЛИ 15 группы, Если единичные значения имеют только первый и Р-й разряды регистра 6, единичным сигналом с выхода первого элемента И 27 группы будет закрыт ио инверсному вхо 1795458ду элемент И 15, соответствующий Р-му раз- на третьих входах элементов И 21 группы, ряду регистра 6, с задержкой, определяе- соответствует считывание из ячейки блока 3 мой временем прохождения единичного памяти нулевого кода,сигнала по последовательной цепи элемен- При анализе двоичных кодов, разрядтов ИЛИ 14 от первого до (Р - 2)-го элемента 5 .ность которых РК, максимальное время пе- ИЛИ 14 группы, Эта задержка составляет . реходных процессов превышает время, максимальное время переходных процес- необходимое для считывания нулевого кода сов для Р-разрядного двоичного кода, по из блока 3 памяти и появления импульса на истечении которого единичный сигнал уста- третьих входах элементов И 21 группы. При новится напервом входетолькоодногоэле этом возникает необходимость задержки мента И 21 группы, который соответствует появления импульса на третьих входах злепервому или ближайшему к первому разря- ментов И 21 группы до окончания переходду регистра 6, имеющему единичное значе- ных процессов на выходах ние, Если вединичном состоянии находится соответствующих элементов И 15 группы; г-й разряд регистра 6 (Рг 1), а все пред что достигается задержкой поступления имыдущие разряды с 1-го по (г)-й находятся пульса с выхода элемента ИЛИ 19 на вход в нулевом состоянии, элементы И 15 группы, элемента ИЛИ 20. В зависимости от макси- соответствующие разрядам регистра бс 2- мально возможного времени переходных го по (г - 1)-й, оказываются закрытыми по процессов (длины кода Р) задержка осущепрямым входам нулевыми сигналами с вы ствляется на одном из (и-К) элементов 29: ходов соответствующих элементов И 27 задержки. Единичный сигнал на вход элегруппы, В результате единичный сигнал по- мента 29 задержки поступает с выхода соотявится на первом входе г-го элемента И 21 ветствующего элемента И 28 группы, группы, подготавливая его открытие,открытого по первому входуединичным сигПри.появлении единичных сигналов на 25 налом с соответствующего Р-го (КРп) вы-.выходах элементов И 27 группы, на выходе хода дешифратора 24, Если значение РК, элемента ИЛИ 32 появится единичный сиг- переходные процессы при анализе Р-разнал, открывающий по вторым входам эле- рядного кода завершатся до появления имменты И 17, И 30 и поступающий на входы .пульса считывания на третьих входах формирователей 8, 9, Формирователь 8 30 элементов И 21 группы. В этомслучае имформирует импульсы по переднему фройту, пульс с выхода элемента ИЛИ 19 через перпоэтому на его выходе появляется единич- вый элемент И 28 группы, открытый по ный импульс, который через элемент ИЛИ.первому входуединичным сигналом с соот-.19 поступает на вторые входы элементов И ветствующего Р-го (1 РК) выхода де группы, Первый вход первого элемента И 35 шифратора 24, беэ задержки поступает на 28 группы подключен к выходу элемента вход элемента ИЛИ 20, Если значение и не ИЛИ 34, входы которого соединены с выхо- велико, и максимально возможное время дами дешифратора 24 с 1-го по К-й. Число К переходных процессов при анализе п-развыходов дешифратора 24, подключенных рядного кода не превышает время, необхочерезэлемент ИЛИ 34 кпервомувходупер димоедля считывания нулевого кода из вого элемента И 28 группы, выбирается та-: блока 3 памяти и появления импульса счиким образом, . чтобы былИ равны тйвания на третьих входах элементов И 21 максимальное время переходных процес- группы, все (и) выходов дешифратора 24 сов на выходах элементов И 15 при анализе подключаются через элемент ИЛИ 34 к пер- .К-разрядного двоичного кода и минималь вому входу элемента И 28. В этом случае ноевремя,необходимоедлясчитыванияин- элемент И 28 является единственным в формации из блока 3 памяти и появления . группе, а элементы 29 задержки отсутствуймпульса считывания на третьих входах эле- ют, Таким образом, группа элементов за-, ментовИ 21 группы, Максимальномувреме- держки позволяет выделять единицы из ни переходных процессов соответствует 50 многоразрядных двоичных кодов, учитывая анализ К-разрядного кода (пК 2), в кото- при выборе задержек в формировании имром установлены.в "1" только 1-й и К-й раз- пульса считывания различное время пере- ряды регистра 6, В этом случае переходные ходных процессов и ри анализе кодовпроцессы закончатся после прохождения . различной длины.единичного сигнала с выхода первого эле Импульсы с выхода первого элемента И мента И 27 группы через последовательную 28 группы и элементов 29 задержки посту- цепочку из (К) элементов ИЛИ 14 группы дают на входы элемента ИЛИ 20, С выхода на инверсный вход (К)-го элемента И 15 элемента ИЛИ 20 единичный сигнал через группы, Минимальному времени, необходи- элемент И 30, открытый по второму входу мому для появления импульса считыванияединичным сигналом с выхода элемента заданной единицей измерения временных ИЛИ 32, поступает на единичный вход триг- интервалов. На выходах счетчика 2 формигера 22, Единичный сигнал с прямого выхо- руется возрастающая последовательность да триггера 22 открывает по вторым входам двоичных кодов чисел начиная с нулевого элементы И 21 группы. Единичный импульс 5 кода, При совпадении отличных от нулевых с выхода элемента ИЛИ 20 устанавливает кодов на выходах регистра 5 и счетчика 2, также в нулевое состояние регистр 5, счет- т.е, по окончании выработки очередного чик 2 и через элемент И 17, открытый по временного интервала, блок 4 сравнения второму входу единичным сигналом с выхо- выдает единичный сигнал, который подаетда элемента ИЛИ 32, поступает на счетный 10 ся на вход формирователя 7 импульсов, С входсчетчика 1, увеличивая его содержимое выхода формирователя 7 импульс считывана единицу. ния поступает через элемент ИЛИ 33 наНа выходах счетчика 1 устанавливается третьи входы элементов И 21 группы, При адрес 1-й ячейки данной зоны памяти блока этом открывается только один 1-й элемент И 3, где записана программа временных ин 21, подготовленный к открытию сигналом тервалов, Импульс с выхода элемента И 17 соответствующего разряда регистра 6 седичерез элемент 11 задержки подается также ничным значением, На других выходах 40 на вход элемента И 17 через элемент 11 устройстваединичныесигналыотсутствуют, задержки подается также на вход считыва- Сигнал с выхода 1-го элемента И 21 группы ния информации из блока 3 памяти, Эле подается на -ый вход блока 12 задержек, мент 11 обеспечивает задержку который задерживаетегона времядействия поступления импульса на вход считывания импульса считывания формирователя 7 имблока 3 памяти до установления на его пер- . пульсов,вых входах кода адреса соответствующей На 1-м выходе блока 12 задержек появячейки эоны памяти, Из блока 3 памяти счи ляется единичный сигнал, который устанавтывается двоичный код первого временного .ливает в нулевое состояние интервала, который записывается в регистр соответствующий разряд регистра 6 и пода- .5. С выходов регистра 5 этот код подается ется на 1-й О=Яп+1) вход элемента ИЛИ на первые входы блока 4 сравнения и на 19, Послеобнуления 1-горазрядарегистраб входы элемента ИЛИ 18. Единичный им снимается единичный сигнал с выхода 1-го пульс с выхода элемента 11 задержки посту- элемента И 27 и, следовательно, с выхода пает на вход элемента 10 задержки, соответствующего элемента И 15 группы и Элемент 10 обеспечивает задержку поступ- первого входа 1-го элемента И 21. Последоления импульса с выхода элемента 11 на вательно с задержками, определяемыми первый вход элемента И 31 на время, доста длиной цепочки из элементов ИЛИ 14 груп-. точное для считывания кода из блока 3 па- пы, снимаются единичные запрещающие мяти, записи его в регистр 5 исигналысинверсныхвходовэлементовИ 15 формирования в зависимости от считанного группы, соответствующих разрядам регисткода единичного или нулевого сигнала на . ра 6, следующим за выделенным единичным выходе элемента ИЛИ 18 40 разрядом. кроме элементов И 15 группы,Если из ячейки блока 3 памяти считан соответствующих разрядам регистра 6, сленулевой код, на выходе элемента ИЛИ 18 дующим за разрядом, содержащим очеред- сохранится нулевой уровень сигнала. Эле- ную выделяемую единицу, Этот разряд мент И 31 окажется открытым по инверсно- регистра 6 получает приоритет над всеми му входу и импульс с выхода элемента 10 45 последующимиразрядамидвоичногокодаи задержки через элементы И 31, ИЛИ 33 по- подготавливает открытие соответствующе- ступает на третьи. входь 1 элементов И 21 гоэлементаИ 21 попервомувходу, Импульс группы. На выходе 1-го элемента И 21; от- с выхода элемента ИЛИ 19 поступает на крмтогопопервомувходуединичнымсигна- вторые входы элементов И 28, При РК лом соответствующего разряда регистра 6, 50 единичный сигнал с выхода элемента ИЛИ появится единичный импульс. При считыва через первый элемент И 28 группы, отнии из ячейки блока 3 памяти не нулевого крытый по первому входу сигналом с выхода кода временного интервала, на выходе эле-элемента ИЛИ 34, поступает на первый вход мента ИЛИ 18 появится единичный сигнал, элемента ИЛИ 20. Если РК, т,е, длина аназапирающийпоинверсномувходу элемент 55 лизируемого кода велика и максимальное И 31 и открывающий по второму входу эле- время переходных процессов на выходах мент И 16. При этом выход генератора 13 соответствующих элементов И 15 превышаимпульсов подключается к счетному сумми- ет время, затрачиваемое на считывание ну- . рующему входу счетчика 2, Генератор 13 левого кода из блока 3 памяти и выдает импульсы с частотой, определяемой формирование импульсов считывания нз5 10 15 20 25 30 35 40 45 50 55 вторых входах элементов И 21 группы, импульс с выхода элемента ИЛИ 19 через к-й (я=2, ., и-К) элемент И 28 группы, открытый по первому входу единичным сигналом с соответствующего выхода дешифратора 24, поступает на вход элемента ИЛИ 20 с задержкой, обеспечиваемой соответствующим элементом 29 задержки и достаточной для окончания переходных процессов на выходах элементов И 15 группы до поступления импульса считывания на третьи входы элементов И 21 группы.Импульс с выхода элемента ИЛИ 20 устанавливает в нулевое состояние регистр 5, счетчик 2 и через элемент И 17 подается на счетный вход счетчика 1, увеличивает его содержимое на единицу и через элемент 11 задержки подается на вход считывания информации из блока 3 памяти, Из очередной ячейки блока 3 памяти считывается код временного интервала и записывается в регистр 5, Работа устройства повторяется до тех пор, пока не будут выделены все единицы входного двоичного кода с заданными временными интервалами, После выделения последней единицы все разряды регистра 6 установятся в нулевое состояние, закроются по первым входам все элементы И 27 группы и снимется потенциальный единичный сигнал с выхода элемента ИЛИ 32, Формирователь 9 формирует импульсы по заднему фронту, поэтому при снятии единичного сигнала с выхода элемента ИЛИ 32 на выходе формирователя 9 появится единичный импульс, который обнуляет счет. чик 1 и триггер 22 и поступает на выход 39 устройства, сигнализируя о выделении последней единицы из заданного кода. Нулевой сигнал с выхода элемента ИЛИ 32 закрывает по второму входу элемент И 17, поэтому импульс последней выделенной единицы с выхода элемента ИЛИ 19 не изменяет состояние счетчика 1 и не поступает на. вход считывания блока 3 памяти, но обнуляет регистр 5 и счетчик 2, приводя устройство в исходное состояние. Устройство готово к приему следующего двоичного кода числа в разряды регистра 6 и двоичного кода адреса в счетчик 1. Перед каждым циклом работы устройства в регистре 23 может быть изменен код длины анализируемого двоичного кода. Сброс триггера 25 (вход сброса на чертеже не показан) блокирует работу устройства. Перед сменой кода в регистре 23 все разряды регистров 6 и 23 обнуляются (входы сброса на чертеже не показаны). По явление единичного сигнала на выходе 39 устройства сигнализирует о возможности смены кодов в регистрах 6, 23 и счетчике 1 устройства,Таким образом, предлагаемое устройство обеспечивает выделение единиц из двоичного кода любой разрядности Ри в соответствии с заданной последовательностью временных интервалов, Причем, задание нулевых временных интервалов обеспечит минимальное время распределения импульсов (режим "быстрого" просмотра кодовой комбинации),В устройстве при анализе многоразрядных кодов, содержащих единицы только в первых Р разрядах, задается ограничение на число анализируемых разрядов Р. При этом обеспечивается выбор задержки инициирования работы схемы выборки временных интервалов (задержки пвявления единичного сигнала на выходе элемента ИЛИ 20) в зависимости от длительности переходных процессов на выходах элементов И 27 группы, соответствующих анализируемому Р-разрядному коду, что позволяет при Рп сократить время реакции устройства,Формула изобретения Устройство для последовательного выделения единиц из двоичного кода, содержащее два счетчика, блок памяти, блок сравнения, регистр, два регистра, три формирователя импульсов, два элемента задержки, блок задержки, генератор импульсов,группу элементов ИЛИ, две группы элементов И, два элемента И, три элемента ИЛИ, причем входы установки в единичное состояние разрядов первого регистра являются информационными входами устройства,группа входов первого счетчика является группой входов начального адреса устройства, выходы первого счетчика соединены с группой адресных входов блока памяти, выходы которого соединены с информационными входами второго регистра, выходы которого соединены с входами первого элемента ИЛИ и с первыми входами блока сравнения, вторые входы которого соединены с выходами второго счетчика, счетный вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом генератора импульсов, выход блока сравнения подключен к входу первого формирователя импульсов, счетный вход первого счетчика подключен к выходу второго элемента И и входу первого элемента задержки, первый вход второго элемента ИЛИ соединен с выходом второго формирователя импульсов, выходы -х (1=1 и) элементов И первой группы подключены к соответствующим информационным выходам устройства и входам блока задержки, выходы которого соединены с нулевыми входами соответствующих разрядов первого регистра и)-ми О=2. и+1) входами второгоэлемента ИЛИ, выход 1-го 1=1 и-З) элемента ИЛИ группы соединен с первым входом (1+1)-го элемента ИЛИ группы и инверсным входом (+1)-го элемента и второй группы, выход (и)-го элемента ИЛИ группы соединен с инверсным входом (и - 1)-го элемента И второй группы, выход щ-го (а=1 и) элемента И второй группы подключен к первому входу (в+1)-го элемента И первой группы, первый вход второго элемента И соединен с входом третьего формирователя импульсов, выход первого элемента задержки соединен с входом считывания блока памяти, выход третьего формирователя импульсов соединен с входом сброса первого счетчика, второй вход второго элемента И соединен с входами сброса второго счетчика второго регистра, выход первого элемента ИЛИ соединен с вторым входам первого элемента И, о т.л и ч а ю щ е е с.я тем, что, с целью повышения быстродействия устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределения, оно содержит два триггера, третий регистр, дешифратор, три группы элементов И, группу элементов задержки, третий, четвертый элементы И, четвертый, пятый, шестой элементы ИЛИ, причем сигнальным выходом устройства является выход третьего формирователя импульсов, который подключен к входу установки в "0" первого триггера, единичный выход которого соединен с вторыми входами элементов И первой группы, а единичный вход подключен к выходу третьего элемента И, первый вход которого соединен с выходом третьего элемента ИЛИ и вторым входом второго элемента И второй вход третьего элемента И подключен к входам второго и третьего формирователей импульсов и выходу четвертого элемента ИЛИ, выход первого формирователя импульсов подключен к первому входу пятого элемента ИЛИ, выход которого соединен с третьими входами элементов И первой группы, а вто-. рой вход подключен к выходу четвертого элемента И, инверсный вход которого соединен с выходом первого элемента ИЛИ, а прямой вход через второй элемент задержки подключен к выходу первого элемента задержки, группа входов длины двоичногочен к первым входам четвертого элемента30 ИЛИ, первого элемента И первой группы, первого элемента ИЛИ группы и инверсно 35 45 50 5 10 15 20 25 кода устройства подключена к информационным входам третьего регистра, выход которого соединен с входом дешифратора. выходы с первого по К-й которого подключены к входам шестого элемента ИЛИ и инверсным входам соответствующих элементов И третьей группы, а выходы с (К+1)-го по (и - 1)- й соединены с инверсными входами соответствующих элементов И третьей группы и первыми входами)-х элементов И четвертой группы, единичные выходы -х разрядов первого регистра подключены к первым входам 1-х элементов И пятой группы, второй вход первого элемента И пятой группы соединен с прямым входом первого элемента И третьей группы и единичным выходом второго триггера, единичный вход которого является входом установки начального состояния устройства, выходы элементов И третьей группы, кроме последнего, соединены с прямыми входами последующих элементов И третьей группы и вторыми входами последующих элементов И пятой группы, выход последнего элемента И третьей группы подключен к второму входу последнего элемента И пятой группы, выход первого элемента И пятой группы подклюму входу первого элемента И второй группы, выходц-го элемента И пятой группы(ц=2.и) соединен с соответствующим входом четвертого элемента ИЛИ, вторым входом ц)-го элемента ИЛИ группы и прямым входом (ц - 1)-го элемента И второй группы, выход и-го элемента И пятой группы подключен к и-му входу четвертого элемента ИЛИ и прямому входу (и)-го элемента И второй группы, выход второго элемента ИЛИ подключен к вторым входам элементов И четвертой группы, выходы которых, кроме первого элемента И, соединены с входами соответствующих элементов задержки группы, выходы которых соединены с входами третьего элемента ИЛИ, выход первого элемента И четвертой группы подключен к(и+1)-му входу третьего элемента ИЛИ, апервый вход - к выходу шестого элементаИЛИ,1795458 орректор М,Максимишин Реда кт Заказ 4 ВНИСоставитель А,БеланТехред М,Моргентал Тираж Подписное Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва. Ж, Раушская наб., 4/5