Устройство для управления реконфигурацией резервированной вычислительной систем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОБРЕ АНИ ОП.у ВТОРСКО ВИ ЛЬСТВУ 988. СРОб Е 11/20,ЛЕНИЯ РЕОВАН НОЙ 1ычислительзовано при ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССРВ 1526454,кл,606 Р 11/20, Н 05 К 10/00, 1Авторское свидетельство ССМ 1579443, кл. Н 05 К 10/10, 61988.,(54) УСТРОЙСТВО ДЛЯ УПРАВКОНФИГУРАЦИЕЙ РЕЗЕРВИРВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЬ(57) Изобретений относится к вной технике и может быть исполь Изобретение относится к вычислительной технике и может быть использовано при построении отказоустойчивых многопроцессорных вычислительных систем (ВС),Цель изобретения - повышение оперативности диагностирования.На фиг. 1 представлена схема резервированной ВС; на фиг. 2 - устройство для управления реконфигурацией резервированной ВС; на фиг, 3 и 4 - временные диаграммы работы устройства управления.Резервированная ВС (фиг. 1) содержит 1112,- 1 л. 1+1 резервируемые процессоры, коммутаторы 21.2 вывода информации, модули 31 Зв памяти, устройство 4 управления, группу входов 51.5 щ, ба+1 контроля устройства управления, коммутаторы 61, 6 е.ввода информации, группу(55 Н 05 К 10/00, 6 Об Е 1 льных вычислительных надежности. Цель изоие оперативности диагислительных систем с емени за счет сокращеения отказавшего протво для управления одержит шесть элемензадержки, три группы у элементов ИЛИ, генельсов, регистр готовнорвый и второй регистры согласования, элемент триггер блокировки. Уссократить время выявпроцессора с в +" 1, до я. 4 ил 2 табл. построении паралле систем повышенной бретения - повышен ностирования выч малым резервом вр ния времени выявл цессора. Устройс реконфигурацией с тов И, два элемента элементов И, групп ратор.тактовых импу сти процессоров, пе сдвига, шифратор ИЛИ, элемент НЕ и тройство позволяет ления отказавшего трех тактов контрол выходов 71 7, 7+1 управления процессорами и группу выходов 81 8 управления коммутацией устройства, коммутатор 9 сравнения, выход 10 управления сравнением устройства, блок 11 сравнения и вход 12 сравнения устройства.Устройство управления (фиг. 2) содержит первый элемент И 13, первый элемент 14 задержки, первую группу элементов ИЛИ 15),.15 в, 15 в+1, регистр 17 готовности процессоров, вторую группу элементов И 181 18 л, 18 п+1, третью группу элементов И 191, 19, 19 п+1, второй элемент И 20, генератор 21 тактовых импульсов, третий 22 и четвертый 23 элементы И, первый регистр 24 сдвига, второй регистр 25 сдвига, шифратор 26 согласования, выход 27 генератора 21 тактовых импульсов, выходы 28 "Пуск",50 291 "Блокировка записи", 30 "Останов" из группы выходов 71 7, 7 п+1 управления процессорами устройства, пятый 31 и шестой 32 элементы И, второй элемент 33 задержки, элемент ИЛИ 34, элемент НЕ 35 и триггер 36 блокировки.Регистр 17 готовности процессоров содержит информацию о состоянии процессоров (исправен или неисправен), что определяется состоянием соответствующих разрядов регистра 17,1-й разряд в нулевом состоянии, то 1-й процессор исправен, если в единичном - неисправен. Генератор 21 предназначен для общей синхронизации работы системы и разделения вычислительного процесса на такты путем выработки сигналов пуска процессоров и сигналов управления коммутаторами.Первый регистр 24 сдвига предназначен для определения пары проверяемыхпроцессоров (если 1-й разряд регистра в единичном состоянии, то это значит, что в текущем такте проверяются процессоры 1-й и (1+ 1)-й О 1. п 1), если в единичном состоянии (а+ 1)-й разряд, то проверяются(а+ 1)-йи первый процессоры для управления коммутатором 9 сравнения, Для получения выдачей сигнала "Блокировка записи" на тот процессор иэ пары проверяемых, который контролировался в первом такте из двухсмежных тактов контроля, содержит информацию о номере процессора, контролирова вше гося в двух тактах подряд (соответствующий разряд регистра в единичном состоянии),Второй регистр 25 сдвига предназначен для управления коммутаторами 2 вывода и 61 ввода информации (1 = 1, е) на основе состояния соответствующих разрядов. Если 1-й разряд второго регистра 25 в нулевомсостоянии, то коммутаторы 2 и 6 подключают ( + 1)-й процессор к,1-му модулю памяти, единичное состояние 1-го разряда обеспечивает подключение ( + 1)-го процессора к (1 + 1)-му модулю памяти (1 = 1, пГ= 1),единичное состояние в-го разряда - подключейие (в + 1)-го процессора к первому модулю памяти, Второй регистр 25 сдвига может быть выполнен на основе реверсивного регистра сдвига, при этом коммутацию информационных и управляющих входов данного регистра необходимо осуществлять таким образом, чтобы при сдвиге вниз в старший разряд регистра (00) записывалась "1", а при сдвиге вверх в младшийразряд (03) записывался "0",Вифратор 26 согласования предназначен для формирования кода установки второго регистра 26 сдвига в случае поступления на один иэ входов 51 5 п, 5+1 контроля 5 10 1520303540 устройства сигнала от средств контроля соответствующего процессора, т.е, сигнала, свидетельствующего об отказе процессоров. Необходимость использования шифратора 26 согласования вызвана требуемым распределением, с целью сохранения производительности системы, оставшихся гл исправных процессоров на работу с п 1 модулями памяти, так как отказавший процессор, выявленный средствами внутреннего контроля. исключается из конфигурации для восстановления, и модуль памяти, если в текущем такте его информация не обрабатывалась параллельно двумя процессорами, остается без процессора обработки. На временных диаграммах (фиг, 3 и 4) сигналам присвоены позиции одноименных выходов,Принцип функционирования ВС состоит в следующем.Каждый резервируемый процессор через соответствующие коммутаторы ввода и вывода в каждом такте подключается к одному из модулей памяти, В исходном состоянии все процессоры исправны, при этом в каждом такте назначается пара проверяемых процессоров, которые подключаются к одному модулю памяти и выполняют одни и те же инструкции над одинаковыми исходными данными, Результаты работы пары процессоров сравниваются,В следующем такте назначается новая пара проверяемых процессоров, Если в текущем такте контроля произошло несравнение результатов работы пары проверяемых процессоров, то в устройстве управления информация об этом сохраняется на один такт, а на следующий такт контроля назначается новая пара проверяемых процессоров, В случае не- сравнения результатов работы и в новой паре проверяемых процессоров принимается решение об отказе процессора, который контролировался в обеих парах, иначе система переводится в предыдущую конфигурацию. Если по окончании очередного такта работы результаты в паре контролируемых процессоров совпали - это значит, что имевшее место несравнение результатов работы в этой паре было вызвано однократным сбоем, Если же по окончании очередного такта работы йроизошло несравнение результатов, то принимается решение об отказе процессора, контролировавшегося в двух последних тактах.8 дальнейшем до момента восстановления отказавшего процессора и включения его в конфигурацию контроль. работоспособности системы осуществляется только встроенными средствами контроля процессоров. После восстановления отказавшего процес40 50 устройства управления и проходит через первый И 13 элемент, который будет открыт сигналом высокого уровня с выхода элемента 14 задержки (результат несравнения в предыдущем такте), и элемент ИЛИ 34 на один из входов элементов И 15 первой группы. Появление сигнала высокого уровня на выходе элемента ИЛИ 34 означает отказ процессора. Номер отказавшего процессора определяется содержанием первого регистра 24, на выходе+ 1-го разряда которого в текущем+ 1-м такте формируется высокий уровень, который разрешает прохождение сигнала отказа через элемент И 15 н. на элементе ИЛИ 16 н- и через него на вход регистра 17, При этом в единичное состояние устанавливается соответствующий разряд регистра 17 готовности процессоров, на прямом выходе которого вырабатывается сигнал останова отказавшего процессора 1 н.1, поступающий в выходную шину 7 управления процессорами, на инверсном выходе - сигнале низкого уровня, который, закрывая элемент 19 н 1 запрещает прохождение сигналов 27 запуска от генератора 21 в выходную шину 7 управления процессорами. Низкий уровень с инверсного выхода+ 1-го разряда регистра ,17, поступающий на вход второго элемента И 20, формирует на выходе этого элемента низкий уровень, который поступает на вход элементов И 181, .18 П, 18 п 1+1 и запрещает прохождение сигналов блокировки записи в выходные шины 71, 7 п 1. 7 п 1+1 управления процессорами. Кроме того, низкий уровень с выхода элемента И 20 поступает на вход четвертого элемента И 23, запрещая изменение содержимого первого 24 и второго 25 регистров импульсами 27 от генератора 21.Таким образом происходит подготовка системы к работе с а исправными процессорами, Начиная со следующего такта система будет продолжать функционировать с е исправными процессорами без проведения внешнего контроля, функции остановленного процессора 1 н будет выполнять соседний процессор 1 н, Контроль работоспособности процессоров будет осуществляться только внутренним контролем.Если же в + 1-м такте с блока 11 сравнения на вход 12 сравнения устройства управления не поступил сигнал высокого уровня (фиг. 4), т,е, результаты работы пары проверяемых процессоров совпали, то сигнал высокого уровня с первого элемента 14 задержки (результат нвсравнения в предыдущем такте) пройдет через пятый элемент И и поступит на вход установки триггера 36 блокировки, на сдвиговые вверх входы регистров 24 и 25, а также на вход второго 5 10 15 20 25 30 35 элемента 33 задержки, По этому сигналу содержимое регистров 24 и 25 сдвигается на один разряд вверх, а триггер 36 блокировки устанавливается в единичное состояние, блокируя тем самым сдвиг содержимого первого 24 и второго 25 регистров вниз по следующему тактовому импульсу с выхода генератора 21, Таким образом, в следующем+ 2-м такте (фиг. 4) будут проверяться процессоры 1 и 1 н ь Если по окончании их работы с выхода блока 11 сравнения на вход 12 сравнения устройства управления не поступает сигнал о несравнении результатов, то сигнал высокого уровня с выхода второго элемента 33 задержки не пройдет через шестой элемент И 32, по этим сигналам триггер 36 блокировки обнуляется и появляющийся на инверсном выходе триггера 36 единичный сигнал разрешает в следующем такте прохождение через четвертый элемент И 23 тактовых импульсов с выхода 27 генератора 21. Устройство управления не изменяет свою работу, так как в этом случае, поступивший в -м такте с блока 11 сравнения сигнал высокого уровня был инициирован однотактным сбоем в работе пары проверяемых процессоров,Если же в+ 2-м такте (фиг, 4) с блока 11 сравнения поступает сигнал высокого уровня, свидетельствующий о несовпадении результатов в паре проверяемых процессоров 1 и 1 н 1, то принимается решение об отказе процессора 1 ь Поступивший на вход 12 сравнения сигнал высокого уровня разрешает прохождение сигнала с выхода второго элемента 33 задержки через шестойэлемент И 32, Устройство управления настраивается на работу с в исправными про-цессорами. В этом случае функции отказавшего процессора 1 будет выполнятьсоседний процессор 1 н 1.Таким образом, предлагаемое устройство позволяет сократить время выявленияотказавшего процессора с т + 1 до трех тактов контроля и поэтому может быть применено для ВС с малым резервом времени,Формула изобретения Устройство для управления реконфигурацией резервированной вычислительнойсистемы, содержащее первый-четвертый элементы И, группу элементов ИЛИ, первую - третью группы элементов И, первыйэлемент задержки, регистр готовности процессорав, генератор тактовых импульсов, первый и второй регистры сдвига, шифратор согласования, входы которого и первые входы элементов ИЛИ группы подключены к соответствующим входам группы входов контроля устройства, выходы шифратора согласования - к информационным входам.в+в+2 О О 1 О 1 2 3,1 а- а1 2 3вв 1О- О . 12аа. в Таблица 2 Содеряимое разрядов регистра:.1 Г: 1-:Г: "ООа О ОО О 1О О О Процессор скоторого сци"тивается иибормация Нара проверяемыхпроцессоров Номер такта12 2 3 3 а в О О ОО 1 О 1 и- ми+1 О О ОО О1"1 а 2 1 О ОО О О 1 - 1 я второго регистра сдвига, вход сброса которого подключен к выходу первого разряда первого регистра сдвига, входы синхронизации и сдвига второго регистра сдвига соединены с выходами третьего и четвертого 5 элементов И соответственно, выходы второ- го регистра сдвига - с группой выходов уп"равления коммутацией устройства, выходы: . первого регистра сдвига подключены к вы- ходу управления сравнением устройства и., 10 первым входом соответствующих элементов И первой группы. выходы которых подключены к вторым входам соответствуюЩих элементов ИЛИ группы, вход сравнения ус. тройства - к первому входу первого элемей-. 15 та И и через первый элемент задержки:к.второму входу первого элемента И, выходы элементов ИЛИ группы подключены к Информационным входам регистра готовноснь: процессоров, прямые выходы регистра:го; 20 товности процессоров второй и третьей групп элементов И соединены с соответст- вующими выходэми группы выходов управления процессорами устройства, инверсные выходы регистра готовности. 25 процессоров соединены с первыми входами соответствующих элементов И третьей группы и с входами второго элемента И, прямой и инверсный выходы которогосоединены с первыми входами четвертого и ЗО Номер содервииое раарядоа регистра .сдвигатакта с яапомимаиием третьего элементов И соответственно, к вторым входам которых и.к вторым входам элементов И третьей группы подключен выход генератора тактовых. импульсов, первые входы элементов И второй группы подключены к соответствующим выходам первого регистра сдвига, а вторые входы - к прямому выходу второго элемента И. выход четвертого элемента И - к входу сдвига первого регистра сдвига, о т л и ч а ю щ е е с я тем, что. с целью повышения оперативности диагностирования, в устройство управления.введены пятый и шестой элементы И. второй элемент задержки, элемент ИЛИ, элемент НЕ и триггер блокировки, выход которого подключен к третьему входу четвертого элемента И, выходы первого и шестого элементов И - к первому и второму входам элемента ИЛИ, выход которого соединен с вторыми входами элементов .И. первой группы. вход сравнения устройства подключен к первому входу шестого элемента И и через элемент НЕ с первым входом пятого элемента И, второй вход которого соединен с выходом первого элемента задержки. а выход подключен к входам стробирования первого и второго сдвиговых регистров, к входу установкй триггера блокировки и через второй элемент задержки к второму входу шестого элемента И и входу сброса триггера блокировки.составитель Н, ПарамоГехред М.Моргентал Тиражда ствен ого комитета по иэобре 113635, Москва. Ж, Раушс Подпис оениям и отк 1 ытим при ГКя наб., 4/5