Устройство для функционального контроля цифровых схем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А Г 51)5 С 01 К 31/ ГОСУДПО ИЗОПРИ ГНН АРСТВЕННЫЙ КОМИТЕТ етекиям и ОтнРытиям СССР 1,".Ниъб0:;",;:, Ю 1 Р ьИБ 311 О 1 ИЗОБРЕТЕНИДЕТЕЛЬСТВУ(56) Автоматизированная система параметрического и функциональногодинамического контроля ЦИС- Приборьи системы управления, 1986, М 9,с. 16-18,Заявка Японии М 60-37902,кл. С 01 К 31/28, 1985.(54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГОКОНТРОЛЯ ЦИФРОВЫХ СХЕМ(57) Изобретение относится к вычислительной технике и может быть исное объедиОПИСАНИЕ К АВТОРСКОМУ СВ 8015838 пользовано для функционально-динамического контроля цифровых схем, а также для управления любым быстродействующим процессом. Целью изобретения является повышение эффективности контроля, что достигается путем повышения эффективности использования узлов памяти заданного объема и сокращения времени контроля. Устройство для функционального контроля цифровых схем содержит и + 1 блоков-процессоров 1.1-1.п, блок 2 управления, блок 3 компараторов, генератор 4 тактовых импульсов, электронно-вычислительную машину 5, объект 6 контроля. Функциональные схемы блок-процессоров, бло-. ка управления и генератора тактовых 6 импульсов приведены в описании изобретения. 2 з.пф-лы, 5 ил.С:Изобретение относится к вычислительной технике и может быть использовано для Функционально-динамического контроля цифровых схем, а также .для управления любыми быстродействующими процессами.Цель изобретения - повышение эффективности контроля эа счет повышения эффективности использованияузлов памяти заданного объема и сокращение времени контроля.На фиг.1 изображена структурнаясхема устройства для функциональногоконтроля цифровых схем; на фиг.2.-4структурные схемы блоков-процессоров,блока управления, генератора тактовых импульсов соответственно", нафиг.5 - временные диаграммы работыустройстна,Устройство содержит п . 1 блоковпроцессоров 1,1-1 и+1, блок 2 управления, блок 3 компараторов, генератор 4 тактовых импульсов, электронно-вычислительную машину (ЭВМ) 5,объект 6 контроля. Каждый блок-процессор 1.1-1.п+1 (фиг,2) содержитпервый 7, второй 8 и третий 9 блокипамяти, первый 10, второй 11 и .третий 12 буферные регистры, вычислительное устройство 13, четвертый буФерный регистр 14, дешифраторы адре-са 15 и команд 16, регистр 17 команд,Каждый из блоков 2,1-2.3 блока 2управления (фиг,3) содержит счетчик8 текущего адреса, запоминающийблок 19 начального адреса, счетчик20 глубины цикла, запоминающий блок21 глубины цикла, счетчик 22 количества циклов, запоминающий блок 23количества циклов, счетчик 24 адресов, дешифраторы адреса 25 и команд26, регистр 27 команд, элемент ИЛИ28, первый 29 и второй 30 элементыИ, мультиплексор 31.Генератор 4 тактовых импульсовпредназначен для тактиронания блоковпроцессоров 1,11.п+1, блоков управления 2 и компараторов 3 и содержит дешифраторы адреса 32, икоманд 33, регистр 34 команд, первый35, второй 36 и третий 37 одинаковыепрограммируемые перестраиваемые Формирователи тактовых последовательностей, кварцевый генератор 38 программируемый перестраиваемый формиро-,.ватель 39 тактовых последовательностей и программируемый формирователь40 тактовых последонатепьностей, 45 50 55,мяти соединены с соответствующими входными шинами первого 10, второго 11 и третьего 12 буферных регистров, выходными шинами соединенных с соотнетствующими входными шинами вычислительного устройства 13, выходная шина которого соединена с входной шиной четвертого буферного регистра 4, выходной шиной соединенного с блоком 3 компараторон и с второй входной шиной буферного регистра 10. Дешифратор 15 адреса входной шиной соединен с ЭВМ 5, а выходом - с входом дешифратора 16 команд, входная шина которого соединена с ЭВМ 5, а выходная - с входной шиной регистра 7 команд, предназначенного для Выходные шины блока 2 управления соединены с соответствующими входными шинами блоков-процессоров 1.1 Ф ф1,п+1 выходные шины блоков-процессорон 1.1-1.п соединены с входными разрядными шинами блока 3 компараторовпервый выход которого соединен с перными входами блока 2 управления, вторые входы блока 2 управления соединены с первым, вторым и третьим выходами соответствующих тактовых последовательностей генератора 4 тактовых импульсов, выход опорной тактовой последовательности и выход тактовой последовательности компарирова-.ния которого соединены с соответствующими входами блока 3 компараторов, выходная разрядная шина блоха-процессора 1.п+1 соединена с соответствующей входной шиной генератора 4 тактовых импульсов, четвертый и пятый выходы тактовых последовательностей которого соединены с соответствующими входами блоков-процессоров 1,11,п+1, входные шины данных блоков-процессоров 111.п+1, блока 2 управления, блока 3 компараторов, генератора 4 тактовых импульсон соединены с вычислительным комплексом (ЭВМ).Блоки-процессоры 1,11.п предназначены для формирования четырех- разрядных тестовых и эталонных последовательностей, Количество блоков- процессоров 1 выбирается исходя из разрядности необходимой тестовой и ,эталонной .посылок. Один блок-процес-.сор 1,(п+1) необходим для управления генератором 4 тактовых импульсов.Выходные разрядные шины первого7, второго 8, третьего 9 блоков па-.3884 158 5 10 15 20 25 30 45 50 5установки режима работы данного блока-процессора 1, выходная шина регистра 7 команд соединена с соответствующими входными шинами блоков 7- 9 памяти и буферного регистра 10, С-входы буферных регисторов 10-12 и С-вход буферного регистра 4 соединенные генератором 4 тактовых импульсов.Блоки-процессоры 1,11.п+1 могут работать в трех режимах: режиме записи, режиме считывания с операндом и режиме считывания с результатом.Блоки 7 и 8 памяти предназначены для хранения операндов А и В, а блок 9 памяти - для хранения микро- команд Ч, Блок 2 управления содер;жит три одинаковых блока 1.22.3, которые предназначены для управления адресами блоков 6 и 9 памяти блока- процессора 1. В каждом из блоков 2,1-2.3 управления блока 2 (фиг,3) счетчик 18 текущего адреса соединен с выходной шиной блока 19 начального адреса, счетчик 20 глубины цикла соединен с выходной шиной блока 21глубины цикла, счетчик 22 количества циклов соединен с блоком 23 количества циклов, счетчик 24 адресов выход ной шиной соединен с блоком 19 начального адреса, с блоком 21 глубины цикла, с блоком 23 количества циклов, дешифратор 25 адреса, выходом соединенный с дешифратором 26 команд, который выходной шиной соединен с регистром 27 команд, элемент ИЛИ 28, выходом соединенный с входом счетчика 24 адресов, С-вход которого соединен с выходом элемента И 29, одним из входов соединенного .с выходом элемента И 30, один вход которого соединен с выходом счетчика 20 глубины цикла, а другой вход - с одним из выходов счетчика 20 коли-. чества циклов, другой выход которого соединен с одним из входов элемента ИЛИ 28, С-входы счетчиков 18, 20 и 22 соединены с соответствующими выходами генератора 4 тактовых им" пульсов, выходная шина регистра 27 команд соединена с соответствующими входными шинами счетчика 18 текущего адреса, счетчика 20 глубины цикла, блока 21 глубины цикла, блока 19 начального адреса, счетчика 22 количества циклов, блока 23 количества циклов, счетчика 24 адресов и мультйплексора 31, другие входнь 1 е шины которого соединены соответствей-, но с выходной шиной счетчика 18 и с выходной шиной счетчика 22, один из входов которого соединен с выходом счетчика 20 глубины цикла.Счетчики 20 и 22 предназначены для формирования адреса циклически. Параметрами, определяюпчми каждую адресную циклическую последователь- ность, являются начальный адрес цикла, глубина цикла, количество повторяемых циклов. Блоки 19, 21 и 23 предназначены для записи адресных циклических последовательностей, необходимых для формирования заданной тестовой или эталонной последовательности. Счетчики 18, 20 и 22 стробируются одной из тактовых частот последовательностей Е, Г, Г . Выход дешифратора 32 адреса соединен с входом дешифратора 33 команд, выходной шиной соединенного с регистром 34 команд, выходная шина которого соединена с первым 35, вторым 36, третьим 37 одинаковыми программируемыми герестраиваемыми формирователями тактовых последовательностей с частотамигф эУстройство содержит также кварцевый генератор 38, программируемый перестраиваемый формирователь 39 тактовых последовательностей Г, Е, прог-: 35Раммируемый неперестраиваемый формирователь 40 тактовой последовательности компарирования Г) Тактовые последовательности Г,Г , й , выдаваемые генератором 4,ф 4 О могут иметь как одинаковую частоту и фазовый сдвиг, так и различные, Тактовые последовательности Г, Й, Е имеют частоту, равную меньшей из кчастот тактовых последовательностейК т, Гэ. Тактовая последователь- Эность Г имеет программируемый фазофвый сдвиг относительно Г 1, Г, Гэ, тактовая последовательность ГХ име-. ет фазовый сдвиг относительно Г, тактовая последовательность Гимеет фазовый сдвиг относительно Г. Регистр 34 команд предназначен дляуправления программированием и рабо:той формирователей 35-37,39 и 40 тактовых последовательностей,Устройство работает следующим образом. Перед началом Работы устройство программируется для формирования ка 1583884кого-либо конкретного теста конкретной интегральной схемы. Программа формирования теста состоит из трех часгтей: программы работы блоков-процес-соров 1, программы работы блока 2управления, программы работы генератора 4 тактовых импульсов.После программирования перед началом работы устройства в генератор4 тактовых импульсов устанавливаютначальные коэффициенты деления, коды диапазонов, в блоке 2 управлениясчетчики 18 текущего адреса устанавливаются в исходное состояние с помощью блока 19 начального адреса, всчетчики 20 глубины цикАа записывается глубина начального цикла, в счетчики 22 количества циклов - количество повторяемых циклов с параметраминачального цикла.После установки всех счетчиков ирегистров устройства в начальное состояние из ЭВМ 5 на генератор 4 такто 1 3вых импульсов подается сигнал Пуск . 25Передним фронтом тактовых импульсов последовательности тактируютсясчетчики 18, 20 и 22 блока 2.1 уп-равления. Текущий адрес формируетсясчетчиком 18, одновременно вычисляется глубина текущего цикла счетчиком22 глубины цикла по сигналу, поступающему предварительно с ЭВМ 5,Если счетчик 20 глубины цикла работает в режиме вычитания от задан ной величины, то в момент, когда содержимое его становится равным нулю,счетчик 20 выдает сигнал, запускающий счетчпс 22 количества циклов, ав счетчик 20 по этому сигналУ переписывается начальное значение глубины цикла, а в счетчик 18 - начальноезначение текущего адреса. Это праис"ходит до тех пор, пока не заполнится счетчик 22 количества циклов. 45Как только счетчик 22 заполнится иодновременно обнулится счетчик 21глубины цикла, элементы И 29 и 30по заднему фронту тактового импуль- .са последоватльности Й формируюттактовый импульс для счетчика 24,по которому устанавливается следующий адрес для блоков 19, 21 и 23,При этом из блоков 21 и 23 считываются параметры новой циклической последовательности текущего адреса и заФ 1 Ф)писываются в счетчики 18, 20 и 22соответственно. По переднему фронтуследующего после установки счетчиков 18, 20 и 22 тактового импульсапоследовательности Г счетчик 18текущего адреса начинает формироватьновую циклическую последовательностьтекущего адреса аналогично описанному.Аналогично формируются циклические последовательности текущих адресов блоками 2.2 и 2,3 управления,тактирование осуществляется тактовыми последовательностями 2 и Е соответственно. Коды циклических последовательностей текущих адресовобозначены на временной диаграмме(фиг.5) ААО-АА 11, АВО-АВ 11, АЧ О-АЧ 11 для блоков 2.1-2,3 управлениясоответственно,В соответствии со значениями текущих адресов, сформированными блоками2,2,2,2 и 2.3 блока 2 управления изблоков 7-9 памяти всех блоков-процессоров 1.11.п+1 (фиг,2) считывается информация, при этом частота считывания информации из каждого иэблоков 7-9 памяти равна частоте смены текущего адреса.По переднему фронту импульсов тактовой последовательности Й 1, сформированной генератором 4 тактовых импульсов, информация переписываетсяв буферные регистры 10-12 блоков-процессоров 1, Если информация из какойлибо группы блоков 7-9 памяти считывается с частотой, меньшей частотытактовой последовательности Е , тов соответствующий буферный регистр10, 11 или 12 повторно записываетсяпредыдущая информация. Таким образомна входах А, В, Ч вычислительногоустройства 13 информация меняется сразличной частотой, те, над неизменными операндами А и В можно производить Различные операции Ч, либо однуи ту же операцию Ч производить надразличными операндами А и В.Информация, считанная из блоков7-9 памяти и переписанная в буферные регистры 10-12, обозначена навремейной диаграмме (фиг.5) А 1-А 4,В 1-04, У 1-Ч 4Выходной сигнал вычислительного устройства 13 обозначен.АЛУ 1 рРПо переднему фронту импульсовтактовой последовательности выходной сигнал вычислительного устройства 13 записывается в буферный регистр 14 (сигнал БР АЛУ 1 рр нафиг,5).Сигнал с выходов буферного регистра 14 подается на вход буферного регистра 10 и на выход блока-процессора 1. В случае, если передначалом работы устройства в какой 5либо блок-процессор 1.11.пт 1 занесен режим работы с выходным сигналом вычислительного устройства 13,то в буферный регистр 10 по переднему фронту импульсов тактовой последовательности Г будет записыватьФся не информация, считанная из блока памяти, а информация, записаннаяв буферный регистр 14 по предыдущемутакту тактовой последовательности Г,Результирующие сигналы блок-процессоров 1.1-1.п представляют собойтестовую и эталонную последовательности. Тестовая последовательностьчерез блок 3 компараторов транслируется на объект контроля (например,проверяемую микросхему), а эталон- .ная последовательность сравниваетсяс реакцией объекта контроля по пе-. 25реднему фронту импульсов тактовойпоследовательности й.Результат сравнения из блока 3компараторов подается на блоки 2,12.3 управления и для .остановки счетчика 18 текущего адреса, и в ЭВМ дляобработки результатов контроля. Кодытекущих адресов ААО-АА 11, АВО-АВ 11,АЧ О-А Ч 11 с выходов блоков 2.1-2.3управления после остановки счетчика 18 также подаются на, ЭВИ дляобработки результатов контроля,Через два импульса тактовой последовательности Е после появленияопределенного индекса на выходе 40блока-процессора 1.п+1 происходитперенастройка частоты соотвгтствующей тактовой последовательности Е1Й р ЕзГ,1Г 5 следовательноичастоты смены текущих адресов ААОАА 11, АВО-АВ 11, АЧ 0-А Ч 11 в счетчиках 18 блоков 2,12,3 управления,а также и частоты передачи операндовА и В и операций Ч на входы вычислительного устройства 13 блоков-процесОсоров 1.11.п+1,Формула изобретенияУстройство для функционального контроля цифровых схем, содержащее блок управления, генератор тактовых импульсов и блок компараторов, входными шинами соединенные с входомэлектронно-вычислительной машин, о т л и ч а ю щ е е с я тем, что, с целью повышения эффективности контроля за счет повышения эффективности использования узлов памяти заданного объема и сокращения времени контроля, в устройство введены и+1 блоков-процессоров,.каждый из которых содержит первый, второй и третий блоки памяти, выходные разрядные шины которых соединены с соответствующими входными шинами первого, второго и третьего буферных региетров, выходными шинами соединенных с соответствующими входными ши. нами вычислительного устройства, в 1- ходкая шина которого соединена с входной шиной четвертого буферного регистра, выходная шина последнего соединена с соответствующей информационной входной шиной блока компараторов и с второй входной шиной первого буферного регистра, дешифратор адреса, выход которого соединен с входом дешифратора команд, выходная шина которого соединена с входной шиной регистра команд, выходной ши" ной соединенного с первыми входньги шинами первого, второго и третьего блоков памяти и с третьей входной шиной первого буферного регистр,"., С-входы первого, второго и третьего буферных регистров соединены с первым выходом генератора тактовых импульсов, второй вход которого соединен с С-входом четвертого буферного регистра, третий, четвертый и пятый выходы генератора тактовых импульсов соединены с первой группой входов блока управления, вторая группа входов которого соединена с выходом блока компараторов, первым и вторым юсо" дами соединенного с шестым и седьмым выходами генератора тактовых импульсов, шина управления которого соединена с выходной шиной (п+1)-го блока-процессора, первая, вторая и третья выходные шины блока управления соединены с соответствующими первыми,вторыми и третьими". входными шинами блоков-процессоров, четвертые входные шины которых соединены с шиной входов-выходов электронно-вычислительной. машины.2, Устройство по и.1, о т л и ч аю щ е е с я тем, что блок управления состоит из трех одинаковых блоков, каждый из которых содержит счет"чик текущего адреса, соединенный информационным входом с выходной шиной запоминающего блока начальногоадреса, счетчик глубины цикла, соединенный информационным входом с выходной шиной запоминающего блока глубины Цикла, счетчик количества циклов, соединенный информационнымвхьдом с выходной шиной запоминающего блока количества циклов, счетчикадресов, выходной шиной соединенный с адресными входами запоминающего блока начального адреса, запоминающего блока глубины цикла, запоминающего блока количества циклов, дешифратор адреса, выход которого сое-.динен с управляющим входом дешифратора команд, выходная шина которогосоединена с входной шиной регистракоманд, элемент ИЛИ, выход которогосоединен с входом разрешения счетчика адресов, С-вход которого соединенс выходом первого элемента И, однимвходом соединенного с выходом второ" 25го элемента И, один вход которогосоединен с выходом счетчика глубиныцикла и управляющим входом счетчикаколичества циклов, а другой вход -с одним из выходов счетчика количества циклов, другой выход которого сое. динен с одним из входов элемента ИЛИ,С-входы счетчика текущего адреса,счетчика глубины цикла и счетчикаколичества циклов соединены с первойгруппой входов блока управления, выходная шина регистра команд соединена с управляющими входными шинамисчетчика текущего адреса, счетчикаглубины цикла, счетчика количествациклов, запоминающего блока начальногоадреса, запоминающего блока глубины цикла, запоминающего блока количества циклов счетчика адресов и мультиплексора, первая входная шина которого соединена с выходной шиной счетчика текущего адреса и с первой выходной шиной блока управления, а вторая - свыходной шиной счетчика количествациклов, выход мультиплексора соединен с второй выходной шиной блокауправления,3, Устройство по п.1, о т л и ч аю щ е е с я тем, что генератор тактовых импульсов содержит дешифратор адреса, выходом соединенный с входом дешифратора команд, выходной шиной соединенного с входом регистра команд, выходная шина которого соединена с первыми входами первого, второго и третьего формирователей тактовых последовательностей, кварцевый генератор, четвертый формирователь тактовых последовательностей, неперестраиваемый формирователь тактовой последовательности компарирования, выход кварцевого генератора соединен с входами первого, второго .и третьего и четвертого формирователей тактовых последовательностей и с входом неперестраиваемого формирователя тактовой последовательности компарирования.Я 4 Яф ЙфЮ 4 И;ЧР : Айфоравитель В, Сави ед Л.Сердокова едактор А. Козориз Техр Корректор Т. Палий Тираж 563 Подписно 2253 Госу а по изобретениям и открытия -35, Раушская наб д. 4/5 ГКцт ССС ствен комитет Москва,30 Производственно-издательский комбинат "Патент", г, Ужгород, ул арина, 101