Генератор псевдослучайной последовательности импульсов

(Ы)М. Кд. Н 03 К 3/84 1 Ьеудврвтавкайтвт ВФЙР а дввн айретеей ет 1 пвй(71 Заявитель 4) ГЕНЕРАТОР ПСЕВДОСЛУЧАЙНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ ИМПУЛЬСОВ ункционированиется ограничепс возможностэффективнос и привои устройИзобретение относится к технике генерирования псевдослучайных сигналов и может быть использовано с целью ввода в синхроиизм приемных устройств радиотехнических систем с псевдошумовыми сигналами, для оформпения псевдослучайного сигна-. ла с заданным количеством элементов в цикле а также может найти . применение при построении аппаратуры тестирования и настройке оборудовато ния систем вычислительной техники.Известно устройство, содержащее генератор тактовых импульсов блок памяти, регистры сдвига, счетчики, коммутатор, блок сравнения кодов 1,1.1.3Однако в таком устройстве отсутствует возможность формирования псевдослучайного сигнала в виде последовательности импульсов, Кроме того, для изменения параметров выходного сигнала необходимо обеспечить изменение параметров входного псевдослучайного сигнала или изменение араметров самого устройства,.что озможно лишь перед началом, а не в процессе Ф я устройст.ва. Это явля нием егофункциональнь еидит к снижению тства.Наиболее близким по техническойсущности К изобретению являетсяустройство, содержащее генераторимпульсов с распределителем, формирователь последовательностей, блокпамяти, коюогтатор 1,21.Недостаток известного устройства -невозможность регулирования параметров псевдослучайной последовательности,Цель изобретения - расширениеФункциональных воэможностей,Поставленная цель достигается тем,что в генератор псевдослучайной последовательности импульсов, содержа",щий генератор импульсов, выход которого соединен со входом распредели 866 716теля импульсов, формирователь последовательности импульсов, блок памяти,коммутатор, дополнительно введеныдва формирователя адреса, блок управления. триггер управления. элементИЛИ, три элемента И, три выходййхтриггера, сумматор по модулю два,причем первая группа входов первогои второго формирователей адресовподключены соответственно к выходамформирователей последовательностейимпульсов, первый выход распределителя импульсов соединен с первымвходом первого формирователя импульсов и первыми входами первого и второго выходных триггеров, второй выход подключен ко второму входу первого формирователя импульсов и первомувходу блока управления, третий выходсоединен с первым входом второго 20формирователя импульсов, со вторымвходом блока управления, с первымвходом триггера управления и с первым входом первого элемента И, ачетвертый выход соединен с третьимвходом первого формирователя импульсов, с третьим входом блока управления, со вторым входом триггера управления и с первыми входами второгои третьего элементов И, выход, первогоэлемента И подключен ко второму входу первого выходного триггера, выходвторого элемента И соединен со вторымвходом второго выходного триггерги с первым входом третьего выходноготриггера, второй вход которого подключен к выходу третьего элемента И,выходы первого и второго выходныхтриггеров через сумматор по модулюдва соединены со входом элемента ИЛИ,выход которого подключен к входу40ввода блока памяти, входы управлениякоторого подключены к выходам блокауправления, первый и второй выходыблока памяти соответственно подключены ко вторым входам первого и второгоэлементов И и втооомч входу третьего элемента И, адресные входы блокапамяти подключены к выходам коммутатора, входы управления которого соединены с выходами триггера управления, 0первая и вторая группы входов комму"татора соответственно подключены кадресным выходам первого и второгоформирователя импчльсов, а выходпервого формирователя кмпчльсов сое- Идинен со вторым входом второго формирователя импульсов, а также тем,что первый формирователь импульсов содержит последовательно соединенныекоммутатор и реверсивный счетчик,выходы которого являются адреснымивыходами и подсоединены ко входампервого и второго дешифраторов, выходы которых подключены к первомуи второму входам коммутатора, причем выход первого дешифратора является выходом формирователя импульсов,а третий, четвертый, пятый входыкоммутатора являются первым, вторым,третьим входами формирователя импульсов, а разрядные входы реверсивногосчетчика являются первой группойвхода, а второй формирователь импульсов содержит последовательно соединенные первый коммутатор. реверсивныйсчетчик и дешифратор, выход которогоподключен к первым входам первогон второго коммутаторов, выходы второго коммутатора соединены с разрядными входами реверсивного счетчика,выходы которого являются адреснымиьыходамн, второй вход второго коммутатора соединен со вторым входомпервого коммутатора и является вторым входом формирователя импчльсов.третий вход первого коммутатора является первым входом формирователяимпульсов, а третьи входы второгокоммутатора являются первой группойвходов формирователя импульсов, приэтом блок управления содержит последовательно соединенные элемент ИЛИи линию задержки, входы элементаИЛИ являются входамн блока чправлеюя, причем первый и третий входыэлемента ИЛИ соединены со входамитриггера, выход которого и выходлинни задержки являются выходамиблока управления.На чертеже представлена функциональная схема генератора псевдослучайной последовательности импульсов,Генератор содержит генераторимпульсов, распределитель 2 импульсов, первый формирователь 3 импчльсов, состоящий из коммутатора 4,дешифраторов 5 и б, реверсивногосчетчика 7, формирователь 8 последовательностей импульсов,.второйформирователь 9 импульсов, состоящийиз коммутаторов 10 и 11, дешифратора 12 и реверсивного счетчика 13, элемент ИЛИ 14, коммчтатор 15, блок 16памяти, элементы И 17-19, триггеры2 О, триггер 23 управления, сумматор 24 по модулю два, блок 25866716 Пусть . пеРвым во времени послеобнуления появляется импульс на втором выходе распределителя 2. Он коммутируется на вход "Установка начального состояния" реверсивного счетчика 7, так как на втором управляющем входе коммутатора 4 присутствует сигнал с выхода дещифратора 6, и переписывает в разряды реверсивного счетчика 7 число й с первых 55выходов формирователя 8. Этот же импульс проходит через элемент ИЛИ 27 и линию 28 задержки блока 25 управления на вход "Выбор кристалла" блока 16 задержанным на вре 5управления, состоящий из триггера26, элемента ИЛИ 27 и линии 28 задержки.Генератор псевдослучайной последовательности импульсов Работаетследующим образом,На выходах формирователя 8 передначалом работы устанавливаются вдвоичном коде соответственно числаЙ и 1., такие, что при синтезе генератора псевдослучайной последовательности импульсов на Регистре сдви-.га М равняется числу Разрядов в этомрегистре, аопределяет номер разряда, с которого снимается сигналобратной связи,Сигнал на выходах дешифраторов6 и 12 формируется в случае, когдавсе разряды соответственно реверсивных счетчиков 7 и 13 находятся в нулевом состоянии, а сигнал на выходедешифратора 5 - когда в разрядах реверсивного счетчика 7 находится двоичный код числа М. Импульсы с выхода генератора 1,следующие с частотой Г, поступают навход распределителей 2, с каждогоиз выходов которого снимаются импчльсы с частотой Г/4, сдвинутыево времени друг относительно другана время 1=1/1,Импульсы с первого и второго выходов Распределителя 2 поступают навычитающий вход, а импульсы с четвертого выхода распределителя 2 - насуммирующий вход Реверсивного счетчика 7 через коммутатор 4 в случаеотсутствия. сигналов на его управляющих входах, т.е. когда двоичноечисло в разрядах реверсивного счетчика 7 не равно 0 или й. В случае присутствия сигнала на первом управляющем входе коммутатора 4 (в Реверсивном счетчике 7 находится число Й),импульсы с первого и второго выходовраспределителя 2 коммутируются на вычитающий вход, а импульсы с четвертого выхода Распределителя 2 - на вход"Установка О" реверсивного счетчика7, В случае присутствия сигнала навтором управляющем входе коьяутатора4 (в первом реверсивном счетчике, 7 находится число 0), импульсы с первого и второго выходов распределителя2 коммутиоуются на вход "Установканачального состояния", а импульсыс четвертого выхода - на суммирующий вход реверсивного счетчика 7; 5 10 15 20 25 30 35 40 Импульсы с третьего выхода распределителя 2 коммутируются коммутатором 10 на вычитающий вход реверсивного счетчика 13 в случае отсутствиясигналов на его управляющих входах,и на вход "Установка начального состояния" в случае присутствия сигналана любом.из его управляющих входов.Входы разрядов реверсивного счетчика 13 подключаются к соотве."ствующим первым выходам формирователя 8в случае присутствия сигнала толькона втором управляющем входе коммутатора 11, и к соответствующим вторымвыходам формнрователя 8 в случае присутствия сигнала на первом управляющем входе коммутатора 11 (присутствие сигнала на втором управляющемвходе коммутатора 1) в этом случаебезразлично),Таким образом, в реверсивный счетчик 7 формирователя 3 заносится присуммировании число О, если в предыдущий момент времени в нем находилось число Й, а число Й при вычитании, если в предыдущий момент време-ни в нем находилось число О. В реверсивный счетчик 13 формирователя9 заносится число Й, если в предыдущий момент времени в нем находилосьчисло О, и число 1., если в реверсивном счетчике 7 находится число М.Этим обеспечивается цикличность перебора адресов блока 16 формировате"лями 3 и 9 в заданном интервале от0 до Й при устойчивой разности в(й"1.) между адресами на выходе этихформирователей при .последовательномсчитывании инФормации из блока 16,Перед началом работы реверсивныесчетчики 7 и 13, триггеры 20-23 устанавливаются в нулевое состояние,а триггер 26 - в единичное состояние.8667168 1 О О Этот же импульс, проходя на второиг; 30 вход триггера 23, устанавливает его в нулевое состояние, и сигнал с инверсного выхода этого триггера поступает на второй управляющий вход коммутатора 15. Таким образом, к адресным входам блока 16 через коммутатор 15 подключаются соответствующие выходы реверсивного счетчика 13. Кроме того, импульс с третьего выхода распредепителя 2 поступает на второй вход элемента И 17 и переписы вает информацию с выхода блока 16 в триггер 20, а также, проходя, через элемент ИЛИ 27 и линию 28 задержки на вход "Выбор кристалла" блока 16. При этом происходит считывание информации из ячейки блока 16 с адресом . на его выход, так как триггер 26 находится в нулевом состоянии.Импульс с четвертого выхода распределителя 2 проходит на вход "Уста новка О" реверсивного счетчика 7 через коммутатор 4, так как на первом его,управляющем входе присутствует сигнал с выхода первого дешифратора 5. Этот же импульс проходит на второй И вход элемента И 18 и переписывает в триггер 21 информацию с выхода блока 16, а также на первый вход триг 7мя Й 41 . Триггер 23 находится в единичном состоянии и сигнал с его прямого выхода присутствует на первом управляющем входе коммутатора 15, поэтому к адресщщ входам блока 16 подключаются выходы разрядов реверсивного счетчика 7, а так как триггер 26 находится в нулевом состоянии, то происходит считывание информации из ячейки с адресом Й на выход блока 16.Следующий во времени импульс по" является на третьем выходе распределителя 2. Он проходит на входУстановка начального состояния" реверсивного счетчика 13 через коммутатор 10, так как на втором его управляющем входе присутствует сигнал с выхода дешифратора 5 (присутствие сигнала на втором его управляю:;ем входе в данном случае не изменяет логики работы схемы).При этом в разряды реверсивногосчетчика 13 переписывается со вторых выходов формирователя 8 числочерез третий коммутатор 11, так какна втором его входе также присутствует сигнал с выхода дешифратора 5,гера 23, устанавливая его в единичное состояние и подключая тем самым адресные входы блока 6 через коммутатор 15 к соответствующим выходам реверсивного счетчика 7 и на первый вход триггера 26, устанавливая на входе "Чтение/запись" блока 16 сигнал соответствующий режиму "Запись",Таким образом, сигнал суммы по модулю два сигнала из ячейки с адресом Й, зафиксированного в триггере 20, и сигнала из ячейки с адресомблока 16, зафиксированного в триггере 21, поступая с выхода сумматора 24 по модулю два через элемент ИЛИ 14 на вход данных блока 6, присутствует на нем в момент прихода на вход "Выбор кристалла" импульса с четвертого выхода распределителя 2, задержанного линией 28 задержки. В момент грихода этого импульса информация с выхода сумматора по модулю два записывается в ячейку блока 16 с адресом 1О, сформированным реверсивным счетчиком 7. Импульс с четвертого выхода распределителя 2 переписывает также через элементы И 18 и 19 в триггер 22 информацию, присутствующую в момент его прихода на выходах блока 16, Сигнал на выходе триггера 22 является выходным сигналом генератора псевдослучайной последовательности импульсов.Импульс с первого выхода распределителя 2 образом, аналогичным рассмотренному вышее, устанавливает реверсивный счетчик 7 в состояние Й и обнуляет триггеры 20 и 21.После этого, с появлением очередного импульса на втором выходе распределителя 2, реверсивный счетчик 7 устанавливается в состояние (Й"1), а триггер 26 - в нулевое состояние, и весь рассмотренный выше цикл раб - ты генератора повторяется. Таким образом, сначала считывается содержимое ячеек блока 16 с адресами Й и . и их сумма по модулю два записывается в ячейку с адресом О. Затем считывается содержимое ячеек с адресами (Й) и (."1), а их сумма по модулю два записывается в ячей" ку с адресом Й, далее считывание производится из ячеек с адресами (Й) и (-2), а запись - в ячейку с адресом (Й"1) и т.д.Если при включении генератора псевдослучайной последовательностиимпульсов все ячейки блока 16 с адресами от 0 до М содержат нулевую информацию, то генерация псевдослучайной последовательности импульсов невозможна, так как информация в этих ячейках измениться не может и на выходе триггера 23 всегда будет присутствовать нулевой сигнал. Чтобы избежать такой ситуации, в момент включения хотя бы в одну из Й ячеек блока 16 записывается единичная информация путем подачи на вход ввода данных блока 16 через элемент ИЛИ 14 положительного импульса запуска.Таким образом, при установке на первых выходах формирователя 8 двоичного кода числа 33, а на вторых его выходах - двоичного кода числа 13, генератор воспроизводит псевдослучайную последовательность типа М, повторяющуюся через (2 -1)=ЪЭ8 589 934 591 импульсов, что при ,частоте генератора 1 импульсов 1.=500 кГц составляет во времени немногим менее 5,часов. Кроме того, имеется возможность изменять сигналы на выходах формирователя 8 в процессе работы генератора псевдослучайной последовательности импульсов, что позволяет практически неограниченно увеличивать период ее повторенияФормула изобретения1. Генератор псевдослучайной последовательности импульсов, содержащий генератор импульсов, выход которого соединен со входом распределителя импульсов, формирователь последовательности импульсов, блок памяти, коммутатор, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей, в него дополнительно введены два формирователя адреса, блок управления, триггер управления, элемент ИЛИ, три элемента И, три выходных триггера, сумматор по модулю два, причем первая группа входов первого и второго формирователей адресов подключены соответственно к выходам формирователей последовательностей импульсов, первый выход распределителя импульсов соединен с первым входом первого формирователя импульсов и первыми входами первого и второго выходных триггеров, второй выход подключен ко второму. входу первого формирователя импульсов и первому входу блока управления, третий40 45 50 55 2. Генератор по п, 1 о т л и - ч а ю щ и й с я тем, что первый формирователь импульсов содержит последовательно соединенные коммутатор и реверсивный счетчик, выходы которого являются адресными выходами и подсоединены ко входам первого и второго дешифраторов, выходы которых подключены к,первому и второму входам коммутатора, причем выход первого дешифратора является выходом формирователя импульсов, а третий, четвертый, пятый входы коммутатора являются первым, вторым, третьим входами формирователя импульсов, а разрядные входы реверсивного счетчика являются первой группой входа,3. Генератор по п.1, о т л и - ч а ю щ и й с я тем, что второй 5 1 О 15 20 25 30 35 выход соединен с первым входом второго формирователя импульсов, со Вторым входом блока управления с первымвходом триггера управления и с первымвходом первого элемента И, а четвертыйвыход соединен с третьим входом первого формирователя импульсов, с третьим входом блока управления, со вторым входом триггера управления и спервыми входами второго и третьегоэлементов И, выход первого элементаИ подключен ко второму входу первоговыходного триггера, выход второгоэлемента И соединен со вторым входомвторого выходного триггера и с первымвходом третьего выходного триггера,второй вход которого подключен к выходу третьего элемента И, выходы пер-.вого и второго выходных триггеровчерез сумматор по модулю два соединены со входом элемента ИЛИ, выходкоторого подключен ко входу вводаблока памяти, входы управления которого подключены к выходам блока управления, первый и второй выходй блокапамяти соответственно подключены ковторым входам первого и второго элементов И. второму входу третьегоэлемента И, адресные входы блока памяти подключены к выходам коммутатора, входы управления которого соединены с выходами триггера управления, первая и вторая группы входовкоммутатора соответственно подключены к адресным выходам первого ивторого формирователя импульсов,а выход первого формирователя импульсов соединен со вторым входом второго формирователя импульсов.формирователь импульсов содержит последовательно соединенные первый коммутатор, реверсивный счетчик и дешифратор, выход которого подключен кпервым входам первого и второго коммутаторов, выходы второго коммутаторасоединены с разряднымн входами реверсивного счетчика, выходы которогоявляются адресными выходами, второйвход второго коммутатора соединенсо вторым входом первого коммутатораи является вторым входом формирователя импульсов, третий вход первогокоммутатора является первым входомформирователя импульсов, а третьивходы второго коммутатора являютсяпервой группой входов формирователяимпульсов. 4. Генератор по п,1, о т л и -ч а ю щ и й с я тем, что блок управления содержит последовательно соединенные элемент ИЛИ и линию задержки входы элемента ИЛИ являются входами блока управления, причем первый и третий входы элемента ИЛИ соединены со входами триггера, выход которого и выход линии задержки являются выходами блока управления.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР15 9 437062 э кл. 6. 06 Р 1/02, 1973.2, Авторское свидетельство СССРФ 615516, кл. Ь 06 Р 1/02, 1976.