Адаптивная система обработки данных

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЯО 1 2 51)5 С 06 Р 15/ ОПИСН АВТО АНИЕ ИЗОБРЕТЕНИ ОМУ СВИДЕТЕЛЬСТВУ Г 24(57) Из облительной я к вычисбыть истени тноси и мож е ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР 088.8)(56) Авторское свидетельство СССРУ 926662, кл. С 06 Г 15/16, 1982.Авторское свидетельство СССРВ 1451713, кл. С 06 Р 15/16,11.06ТИВНАЯ СИСТЕМА ОБРАБОТКИ пользовано в измерительно-вычислительных комплексах на основе. мультипроцессорных вычислительных систем. Целью изобретения является увеличение пропускной способности системы за счет повышения степени распараллеливания процесса обработкипотока взаимозависимых заявок.Для этого в систему, содержащую блопамяти заявок 1, И блоков 2 обработки, каждый из которых содержит процессоры 3 и блок 4 захвата магистрали и И блоков выбора канала, дополнительно введена магистраль адреса,(данных) управления, обеспечивающаясвязь между всеми процессорами системы. 1 з,п. ф-лы, 4 ил.Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах на основе мультипро 5цессорных вычислительных систем,Целью изобретения является увели"чение пропускной способности системыза счет повышения степени распараллеливания процесаа обработки потокавзаимозависимых заявок.На фиг. 1 представлена схема системы; на Фиг,2 - схема процессора;на Фиг.3 - схема блока выбора каналов;на Фиг,4 - схема блока захвата магистрали.Адаптивная система обработки данных содержит (Фиг.1) блок 1 памятизаявок, блоки 2 обработки, каждыйз которых содержит процессоры 3 иблок 4 захвата магистрали, и блоки5 выбора каналов.Система имеет шину 6 запроса иходную магистраль 7, содержащуюшину 8 разрешения, шину 9 адреса ишину 10 данных, а также системнуюмагистраль 11, содержащую шину 12занятости, шину 13 запроса, шину 14захвата - ответа, шину 15 приема,Шину 16 выдачи, шину 17 адреса и ши,ну 18 данных, магистраль 19 заданияежима работы системы, каждый процессор 3 имеет вход 20 задания режима.Блок 2 обработки имеет локальную1 чагистраль 21, содержащую шину 22бранных, шину 23 адреса шину 24 выдачи, шину 25 приема, шину 26 захвата-ответа, шину 27 запроса и шину28 занятости.Каждый процессор 3 имеет выход 29разрешения, вход 30 разрешения,вход 31 запроса и выход 32 запроса.Блок 5 выбора каналов имеет информационные входы, подключенные кВходной магистрали 7, а также стробирующий вход 33 выход 34 сигналаразрешения, выходы 35 и 36 адреса иданных соответственно.Процессор 3 содержит (фиг.2) деШифратор 37 адреса, первый блок 38буферной памяти, блок 39 выполненияопераций, второй блок 40 буфернойпамяти, первый блок 41 обмена, первый 42 и второй 43 приемопередатчиКи, второй блок 44 обмена.Блок 38 буферной памяти имеетвход 45 записи, выход 46 подтверждения записи, выход 47 "Заполнен",входы 48 и 49 данных и адреса соответственно, выход 50 "Пуст", вход51 считывания, выходы 52 и 53 адреса и данных соответственно.Блок 39 выполнения операций имеетвход 54 разрешения, выход 55 запроса,задающий вход 56, выход 57 разрешения, вход 58 запроса, первый выход59 управления включением, выход " 0управления направлением передачи.первый выход 61 запроса захвата,первый вход 62 разрешения захвата,входы-выходы 63-66 соответственноданных, адреса, выдачи и приема,второй вход 67 разрешения захватавторой выход 68 запроса захвата, вход69 сигнала "Заполнен", вход 70 сигнала "Пуст", выход 71 считывания, выход 72 записи, буферные входы 73 и74 адреса и данных соответственно,второй выход 75 управления включением.Блок 40 буферной памяти имеет вход76 адреса, выход 77 гриема и вход 78данных.Блок 5 выбора каналов содержит(Фиг,3) приемопередатчики 79 и 80и селектор 81 каналов.Блок 4 захвата магистрали содержит (фиг 4) два элемента И 82 и 83,Этот блок обеспечивает блоку 5 выбора каналов наивысший приоритет доступа к локальной магистрали 2 1 блока2 обработки по отношению к процессорам 3 этого блока обработки,Система работает следующим образом.В системе в качестве заявок могут,быть использованы идентифицированныевыборки параметров, последовательнопоступающие в блок 1 памяти от многоканальных систем сбора информации.При этом каждая заявка представляетсобой совокупность номера (адреса)измерительного канала и выборки (значения параметра) но этому каналу,чтовыражается параллельными 16-разрядными двоичными кодами. Номер каналаиспользуется в процессоре в качественачального адреса программы обработки выборки. Свойство адаптивности предлагаемой системы состоит в том, что в ней в зависимости от свойств входного потока и алгоритмов обработки выборок могут быть организованы различные режимы работы, что позволяет организовать наиболее эффективную работу40 5 15521системы в каждом конкретном применении.В зависимости от значения сигналовна шинах задания режима работы маги-,страли 11 всякий блок обработки может5работать в одном из двух режимов: врежиме параллельной обработки (применяется для обработки взаимонезависимых потоков заявок по независимым.алгоритмам) или в режиме последовательной обработки (применяется дляобработки потоков заявок по зависимым алгоритмам), причем в этомрежиме работы целесообразно выделитьдва случая: обработка взаимонезависимых потоков заявок и обработка взаимозависимых потоков заявок.При описании работы системы пред- .полагается, что все каналы разбитыпредварительно на группы по числу блоков обработки, причем номера каналоводной группы используются как адреса,по которым в соответствующих селекторах 81 каналов записаны"1", а по 25остальным адресам селекторов каналовзаписаны "0",При описании работы системы удобно выделить процесс приема заявокиз блока 1 памяти заявок в блоки 2обработки, который происходит асин-.хронно с процессом собственно обработки заявок.Прием заявок на обработку.Для приема заявок на обработкукаждый блок обработки, который не35загружен полностью, выставляет на выходе 32 запроса сигнал запроса. Запросы от блоков обработки по шине 6запроса поступают на вход запросаблока 1 памяти. При наличии заявок исигнала запроса на соответствующемвходе блока 1 памяти последнийвыставляет на шинах адреса 9 и данных 10 коды номера канала и выборкиочередной заявки и вьщает по шине 845сигнал разрешения. Под действием сигнала разрешения, поступающего с выхода блока 1 памяти на синхровходыблоков 5 выбора каналов, на выходе34 одного из блоков 5 будет установлен единичный сигнал разрешения, который .поступает на вход блока 4 захвата магистрали блока 2 обработки.При этом цепь действия сигналов запроса от процессоров прерывается,так как на выходе элемента И 83 нулевой сигнал. Таким образом, на времядействия сигнала разрешения по связи 95 б34 ни один из процессоров не может . осуществлять захват локальной магистрали.Если на шине 28 отсутствует сигнал занятости, то сигнал разрешения проходит через элемент И 82, Если сигнал разрешения по связи 34 поступает в момент, когда локальная магистраль уже занята (на шине 28 - единичный сигнал), то поскольку длительность сигнала разрешения превышает длительность цикла локальной магист рали,в момент снятия сигнала занятости в конце этого цикла сигнал разрешенияпроходит на выход элемента И 82. С выхода элемента И 82 сигнал поступает на вход разрешения первого процессора рассматриваемого блока обработки и одновременно по связи 33 поступает на стробирующие входы приемопередатчиков 79 и 80 соответствующего блока выбора каналов, В результате этого информация с шин 9 и 10 через приемопередатчики 80 и 79 по связям 35 и 36 подается соответственно на шины 23 и 22 локальной магистрали блока 2 обработки.Цепь распространения сигнала разрешения, поступающего на вход разрешения первого процессора 3 блока 2 обработки, устроена таким образом, что этот сигнал проходит на вход 72 записи блока 40 буферной памяти и разрешает запись данных в соответствующий блок с шин 22 и 23 локальной магистрали, По окончании действия сигнала разрешения локальная магистраль освобождается. Таким образом, процесс приема заявок наобработку совмещен в общем случае с процессом обработки заявок (независимо от режима работы блоков обработки).Работа блока обработки в режиме параллельной обработки заявок.В этом режиме на один блок обработки назначаются каналы, характеризующиеся обработкой выборок по независимым алгоритмам. Исходное состояние блока 2 обработки: все процессоры 3 свободны, блок 40 буферной памяти пуст (т.е. значение сигнала на выходе 70 равно,"1", а на выходе 69 - "0"), значение сигнала на входе 20 задания режима работы равно "1", В этом случае каждый процессор выдает сигнал запроса с .выхода 32. Сигнал разрешения, поступающий из блока 410 15 20 25 ЗО захвата магистрали на вход первого Процессора блока обработки, проходит последовательно через все процессорыпроизводит запись очередной заявки в блок 40 буферной памяти последнего процессора, выставившего запрос. При йоявлении в блоке 40 буферной памяти Мотя бы одной заявки сигнал на выходе 70 пПустп становится равным "0, поэтому сигнал опроса по связи 71 производит считывание очередной заявки из блока 40 буферной памяти, и блок 39 выполнения операций включает" ся в работу, Если блок 40 буферной памяти пуст, то свободный процессор отсутствиизапросов от последую- процессоров производит прием вки с шин 22 и 23 локальной магитрали по сигналу разрешения; по ноеру канала, считанному в блок 39, пределяется программа обработки аявки (номер первой выполняемой команды). Если блок 40 буферной па.жити заполнен, то сигнал на выходе 69 этого блока равен "1", а на выход 70 - "0", В этом случае по окончании обработки заявки формируется сигнал запроса, не дожидаясь окончания цикла считывания из блока 40,Таким образом, в рассматриваемом лучае осуществляется опережение апроса на "подкачку" блока буферной амяти (на один цикл считывания). ак как длительность обработки заявокобщем случае является величиной произвольной (случайной), то произВольна также последовательность включения процессоров 3 в работу по мере Их освобождения. Тем самым обеспечивается непрерывность работы всех Процессоров и отсутствие простоев в 1 х работе при условии непрерывной Вагрузки., Результаты обработки заявок выдаются процессором 3 через системную магистраль 11 на выход системы. Работа блока обработки в режиме Последовательной обработки,А. Обработка взаимонезависимых Потоков.В этом режиме на один блок обработки назначаются каналы, которые Карактеризуются обработкой выборок По зависимым алгоритмам. При этом каждая заявка последовательно обслужи Вается в каждом процессоре блока обработки по частям, начиная с перВого процессора этого блока. Исходное состояние блока 2 обработки: все1 процессоры 3 свободны, блок 40 буферзной памяти пуст (т.е. значение сигнала на выходе 70 равно "1", а на выходе б 9 - "0"), значение сигнала навходе 20 задания режима равно "0". Вэтом режиме сигнал запроса на выходекаждого процессора 3 формируетсятак же, как и в параллельном режиме.Запросы на выходе 32 блока обработкив последовательном режиме формируются только от первого процессора 3этого блока обработки, Появлениесигнала разрешения на входе разрешения первого процессора инициирует запись заявки по связи 72 в блок 40буферной памяти первого процессора3 блока 2 обработки, Если блок буферной памяти первого процессора пуств момент появления сигнала разрешениято инициируется прием заявки с шин22 и 23 в первый процессор и ее обработка в нем. Если блок 40 не пуст,то первый процессор при его освобождении принимает очередную заявку, которую начинает обрабатывать по соответствующему алгоритму частичной обработки, Первый процессор 3 блока 2обработки, выполнив первую часть алгоритма обработки заявки, выдает сигнал резрешения на вход второго процессора. По этому сигналу во втором,процессоре происходят такие же действия, что и в первом процессоре,При этом в блоке 39 второго процессора выполняются вторые части алгоритмов обработки заявок. Аналогичнымобразом происходит работа остальныхпроцессоров 3 блока обработки 2 впоследовательном режиме, Результатыокончательной обработки заявок выдаются процессором на выход системы через системную магистраль 11,Б, Обработка взаимозависимых потоковВ этом случае в блоках 2 обработки организуются режимы последовательной обработки заявок (путем установки на шинах задания режима магистрали 19 соответствующих сигналов) аналогично случаю А. Однако в отличие от описанного случая А в связи с наличиеминформационной зависимости между обрабатываемыми потоками может возникнуть (запрограммированная) потребность в передаче-приеме результатов обработки от процессоров однихблоков обработки к процессорам других блоков обработки, Для передачирезультатов обработки от процессора которой формируется требование наподключение системной магистрали 11,Эта магистраль подключается в томсчучае, если нет сигнала занятостина шине 12. О захвате магистрали 11блок 41 сообщает блоку 39 выполненияопераций передающего процессора 3сигналом по связи 62, При этом блок41 передающего процессора сразу выставляет сигнал занятости на шине 12системной магистрали 11, препятст 10 5 вуя доступу к этой магистрали осталь 20 ным процессорам системы,После того, как системная магистраль 11 захвачена, активизируется сигнал 59 на подключение системной магистрали 11 к информационным выходам 63-66 блока 39 через приемопередатчик 42, После этого передающий процессор 3 выставляет адрес процессора-абонента и передаваемые данные соответственно на шинах 17 й 18. Независимо от состояния процессора- абонента передаваемый адрес дешифрируется в дешифраторе 37, и последний вьдает сигнал записи в блок 38 буферной памяти по связи 45. В результате адрес и данные с шин 17 и 18записываются в блок 38, который сигналом подтверждения записи по связи46 через шину 15 освобождает доступк системной магистрали другим процессорам, На этом процесс передачи данных по системной магистрали заканчивается. 40 Прием данных в блок 38 буфернойпамяти может осуществляться до техпор, пока не произойдет заполнениеблока 38. В такой ситуации сигнал"Заполнен" по связи 47 поступает нашину 12 занятости системной магистра 45 ли, запрещая передачу данных по этоймагистрали. Получение данных по результатам обработки зависимых потоков происходит в процессорах из блоков 38 буферной памяти. Считываниеданных иэ блока 38 в блок 39 выполнения операций происходит при выполнении соответствующей команды, активизирующей сигнал считывания по связи 5 1, Результаты окончательной обработки заявок вьдаются процессора 50 55 3 одного блока 2 обработки процессо 5ру 3, находящемуся в другом блокеобработки, предусмотрена команда, по ми так же, как и в других режимах,на выход системы через системную ма-гистраль 11,Режимы работы блоков обработкиустанавливаются от внешних устройствпутем установки соответствующих сигналов на шинах 20 магистрали 19задания режима работы системы, Такимобразом, в системе может быть организовано несколько различных режимовобработки, что позволяет системе эффективно адаптироваться к входнымпотокам разной структуры.Формула изобретения1. Адаптивная система обработки данных, содержащая блок памяти заявок, И блоков выбора каналов и И блоков обработки, каждый из которых содержит первый и второй процессоры и блок захвата магистрали, причем выходы разрешения, адреса и данных блока памяти через одноименные шины. входной магистрали подключены к входам разрешения, адреса и данных всех блоков выбора каналов, выход разрешения 1-го (х=13) блока выбора каналов подключен к одноименному входу блока захвата магистрали д-го блока обработки, выход строба блока зах; вата магистрали -го блока обработки подключен к одноименному входу первого процессора -го блока обработки и к входу строба 1-го блока выбора канала, выходы адреса и данных которого через одноименные шины локальной магистрали подключены к входам адреса и данных первого и второго процессоров 1-го блока обработки, в каждом блоке обработки выход "Разрешение" первого процессора подключен к одноименному входу второго процессора, выход Запрос второго процессора подключен к входу Запрос первого процессора, выход Запрос первого процессора через входную шину подключен к входу "Запрос" блока памяти заявок, входы-выходы данных, адреса, сигналов выдачи, сигналов приема первого процессора через одноименные шины локальной магистрали подключены к одноименным входам-выходам второго процессора, выход Захват блока захвата магистрали подключен к одноименному входу первого процессора, выход Ответ которого подключен к входу Захватвторого процессора, выход Запрос и вход-выход занятости первого и второго процес-.соров через одноименные шины локальной магистрали подключены к входам "Запрос" и "Занято" соответственно блока захвата магистрали, входы задани режима первого и второго лроцессоров являются одноименными входами системы, о т л и ч а ю щ а я с я тем, что, с целью увеличения пропускной способности системы за счет повышения степени распараллеливания процесса обработки потока взаимозависимых заявок, входы-выходы занятости, при,ема, выдачи, адреса и данных каждого иэ процессоров .всех блоков обработки через одноименные шины системной магистрали соединены между собой, вы,ход-Запрос" каждого из процессоров всех блоков обработки через одноименную шину системной магистрали подклю 11 11чен к входу Захват первого процес сора первого блока обработки , в каж,дом блоке обработки выход "ответ " йервого процессора подключен к входу сигнала " Захват" второго процессора ,11 1выход Ответ второго процессора 1-го блока обработки подключен к входу "Запрос" первого процессора -го блока обработки.2. Система по п,1, о т л и ч а ю 1 ц а я с я тем, что процессор содержит первый и второй блоки буферной памяти, первый и второй приемопередатчики первый и второй бло 1 и обмена дешифратор адреса и блок Выполнения операций, входы "Разрепение", "запрос", "Задание режима" й выходыРазрешение" и "Запрос" которого являются соответственно 1 дноименными входами и выходами процессора, выходы "Пуст", "Адрес", Данные" первого блока буферной памяти подключены соответственно к одноименным первым входам блока выполнения операции, первый выход 1 11Считывание которого подключен к одноименному входу первого блока буферной памяти, выход "Подтверждение записи" которого подключен к одноИменным входам первого блока обмена И первого приемопередатчика и является первым выходом приема процессора, выход "Заполнен" первого- блока буферной памяти подключен к одноименИому входу первого блока обмена и является первым выходом занятости Процессора, первые информационныевторой выход запроса захвата которо 1 40 45 50 55 5 я 10 15 20 25 30 входы-выходы первого приемопередат-. чика соединены с одноименными входами первого блока буферной памяти и являются первыми входами-выходами адреса и данных процессора, первый вход-выход выдачи процессора является одноименным входом-выходом первого приемопередатчика, вход "Захват", выход "Ответ" и выход 11 11Запрос первого блока обмена являются одноименными первыми входами и выходами процессора, выход "Разрешение захвата" первого блока обмена подключен к одноименному первому входу блока выполнения операций, первый выход запроса захвата которого подключен к одноименному входу первого блока обмена, первый выход "Управление включением" блока выполнения операций подключен к одноимен" ному входу первого приемопередатчика, информационные входы-выходы, входы-выходы выдачи и приема которого подключены соответственно к одноименным входам-выходам второго приемопередатчика и входам-выходам блока выполнения операций, выход управления направлением передачи которого подключен к одноименным входам первого и второго приемопередатчиков, вход "Управление включением" которого подключен к одноименному второму выходу блока выполнения операций,го подключен к одноименному входувторого блока обмена, выход "Разрешение захвата" которого подключен кодноименному второму входу блока выполнения операций, вторые выходысчитывания и записи которого подключены к одноименным входам второгоблока буферной памяти, выход Заполнен", "Пуст" "Адрес" и "Данные"которого подключены к одноименнымвторым входам блока выполнения операций соответственно, входы-выходыадреса и данных второго приемопередатчика подключены к одноименным входам второго блока буферной памятии являются одноименными вторыми вхо,дами-выходами процессора, вход-выход выдачи второго приемопередатчикаявляется одноименным вторым входомвыходом процессора, вход-выход приемавторого приемопередатчика соединен содноименными выходом второго блокабуферной памяти, входом второго блокаобмена и является вторым входом-вы 11 ходом приема процессора, вход Захват", выходы "Ответ", "Запроси занятости второго блока обмена являются одноименными вторыми входом и вы-: ходами процессора.1552195 Составитель Б, Резванедактор В. Петраш Техред л,олийнык Корректор В. Кабаци Зака осударственно 1130:3