Процессор

.В.ун иченко,.Ф.МеН е Тимонькин ррченко ельство СССР 15/00, 1980. Проектирова устройств с ганизацией. М154, 137, англ. "ВЫ- йездп"(57) Изобретение относится к области вычислительной техники и можетбыть использовано в иерархической(распределенной) вычислительнойсистеме, Изобретение позволяет повысить достоверность работы процессора за счет анализатора приоритетов логических условий при управлении связкой подчиненных процессоров. Это обеспечивается введением в процессор, содержащий блок,801213485 А микропрограммного управления адреса памяти, коммутатор адреса микрокоманд, блок магистральных элементов, блок двунаправленных магистральных элементов, операционный блок, мультиплексор логических условий, регистр адреса памяти, память, регистр запросов и приоритетный блок, регистр выбора, аифратор адреса, блок синхронизации, блок сравнения логических условий, приоритетного узла логических условий, триггер режима и элемента ИЛИ. Условия,получаемые при работе операционного блока, передаются мультиплексором логических условий с уче том их приоритетов, анализируемых приоритетным узлом логических условий, в блок сравнения логических условий, где они анализируются и выдаются в коммутатор адреса мик:2 рокоманд, в котором производится модификация адреса микрокоманд. Запись в память, выдача результатов операционного блока, анализ запро 1 шй сов, выдача микрокоманд через выход- фф ной коммутатор и т.д. осуществля- каффется с помощью блока синхронизации (Х и блока микропрограммного управления.1 О 15 20 25 30 35 40 45 50 55 Изобретение относится к вычислительной технике и может быть использовано в качестве устройстванизшего уровня в иерархической(распределенной) вычислительнойсистеме.Цель изобретения - повышение достоверности работы процессора.На чертеже приведена блок-схемапредлагаемого процессора,Процессор содержит операционньвблок 1, 2 память, блок 3 микропрограммного управления, блок 4 сравнения логических условий, регистр5 адреса, регистр 6 запросов, регистр 7 выбора, блок 8 синхронизации, мультиплексор 9 логических условий, шифратор 10 адреса, выходИой коммутатор 11, приоритетныйузел 12 логических условий, приоритетный блок 13, триггер 14 режима, коммутатор 15 адреса памяти,коммутатор 16 адреса микрокоманд,блок 17 двунаправленных магистральных элементов, блок 18 магистральных элементов, элемент ИЛИ 19,адресно-информационную шину 20,информационную шину 21.Рассмотрим функционирование процессора.В исходном состоянии все элементы памяти находятся в нулевом состоянии,(установочные входы условноне показаны). В этом случае передначалом функционирования устройстваможет быть выполнен предрабочий контроль путем считывания информациииз памяти блока 3.В исходном состоянии устройствана втором управляющем выходе блока3 присутствует нулевой код Х который настраивает коммутатор 16 напередачу кода адреса с выхода шифратора 10 на адресный вход блока 3.При поступлении первого же запросаустанавливается в единичное состояние соответствующий разряд регистра6. Объект одновременно с этим выдает сигнал подтверждения запроса,который поступает на третий управляющий вход процессора и на входырегистра 7 и триггера 14. Поэтомусигнал запроса старшего приоритетачерез блок 13 записывается в соответствующий разряд регистра 7. Одновременно через элемент ИЛИ 19с выходов регистра 6 в триггер 14записывается единица. При этом на второй управляющийвход процессора и вход блока 8 поступает сигнал, который характеризуется тем, что задний его фронт поотношению к заднему фронту сигналаподтверждения на третьем управляющем входе процессора вырабатывается с,задержкой. Эта задержка учитьвает время срабатывания регистра 7,шифратора 1 О и коммутатора 16. Указанный сигнал поступает на выход блока 8 и далее на информационньй вход блока 3, После того как триггер 14 будет установлен в единичное состояние, блок 8 начнет выдачу импульсов на своих выходах.Работа подразделяется на этапы: инициирование объекта на выдачу информации, которая может накапливаться в памяти 2 и после этого подвергаться обработке операционным блоком 1, либо обработка информации может производиться в темпе ее выдачи, выдача результатов предварительной обработки информации о состоянии объекта в систему высшего уровня в темпе ее обработки, либо после накопления из памяти 2.На этапе инициирования операционный блок 1 не участвует в работе. В первой и последующих микрокомандах производится подача воздей-. ствий, Ход микропрограммы управляется сигналами условий, которые, поступая через шину 20 и узел 12 приоритета на блок 4, модифицируют адрес очередной микрокоманды контроля.Рассмотрим порядок модификации адреса очередной микрокоманды блока 3. Формирование адреса следующеймикрокоманды происходит следующим образом. С приходом тактового импульса с блока 8 на выходе блока 3 формируется адрес для считывания очередной части текущей микрокоманды, операционная часть которОй была считана по первому тактовому импульсу, Из блока 3 выдаются не- модифицированные разряды адреса следующей микрокоманды, которые поступают на адресный вход коммутатора 16 и модифицированные разряды адреса, которые поступают наадресный вход блока 4, а также адрес памяти,Немодифнцируемые разряды адреса следующей микрокоманды поступают на ныход коммутатора б без изменений.В блоке 4 происходит модификация модифнцируемых разрядов адреса, Управление режимом модификации адреса осуществляют входные сигналы на входах разрешения сравнения блока 4. Отсутствие входного сигнала представляет отсутствие модификации модифицируемых разрядов адреса микрокоманды. Узел 2 выдает на своих выходах унитарный код.формирование разряда адреса осуществляется в зависимости от сигнала на соответствующем входе разрешения сравненияПри наличии этого сигнала значение разряда равно сигналу муль-, 1типлексора 9, определяемому сигналамй условий блока 1, высокоприо-. ритетным условием узла 2 или состоянием блока 3. В случае отсутствия сигнала значение разряда равнозначению разряда адресного выхода блока 3. После обработки в блоке 4 сигнальные модифнцируемые разряды поступают на коммутатор 16.По следующему тактовому импульсу формируется адрес операционной части очередной микрокоманды, запись которой в блоке 3 происходит по очередному первому тактовому импульсу. Таким образом происходит формирование микропрограммы работы процессора.Если по логике выполнения микропрограммы необходимо запомнить сигналы реакций, то в этом случае происходит выдача кода адреса ячейки в памяти 2, в которой нужно сохранить информацию.Сигналом микрооперации блока 3 производится настройка коммутатора 15 на передачу адреса на информационные входы регистра 5.Кроме того, сигналом микрооперации блока 3 производится настройка блока 7 на передачу данных из шины 20 в память 2.Если по логике работы микропрограммы необходимо выполнить обработку данных для выдачи информации в систему внешнего уровня либо для запоминания промежуточных результатов, либо для управления ходом микропрограммы контроля, то блок 3 включает в работу блок 1. При этом код реализуемой операции поступает 5 О 15 20 25 30 35 40 45 50 55 с адресного выхода блока 3 на управляющий вход блока 1.При этом на блок 1 данные могут поступат непосредственно с шины 20 нли из памяти 2. Если необходимо записать данные в память 2 в процессе обработки данных блоком 1, то адрес обращения может выдаваться блоком 1 либо формироваться блоком 3, как было описано. При использовании первого способа по микрооперации блока 3 открывается блок 18, а коммутатор 15 настраивается на передачу адреса на регистр 5.Если необходимо считать данные в процессе обработки из памяти 2, то в этом случае аналогично адрес обращения записывается в регистр 5. С блока 3 выдается микрооперация, открывающая блок 18 и блок 17. После этого выдается микрооперация обращения к памяти 2. При этом данные с блока 2 через блок 17 поступают на шину 2 и далее через блок 18 на шину 20.Обработка реакций и выдача результатов в систему высшего уровня после завершения микропрограммы контроля осуществляется аналогично описанному коду управлением соответствующих микропрограмм.Обработка запросов, поступающих во время работы текущей микропрограммы, осуществляется на микропрограммном уровне следующим образом.Если поступает запрос, не обладающий наивысшим приоритетом, то асинхронно по отношению к текущей микропрограмме осуществляется установка в единичное состояние соответствующего разряда регистра б, По сигналу подтверждения запроса, который поступает на управляющий. вход процессора, происходит установка в единичное состояние триггера 4, а также соответствующего разряда регистра 7, который соответствует запросу старшего приоритета среди зафиксированных в регистре 6 на данный момент с учетом поступившего запроса. По коду, содержащемуся в регистре 7, шифратором 10 формируется адрес первой микрокоманды. Сигнал с запускающего входа процессора, подаваемый также с поступлением запроса, во время функционирования устройства не проходит.Описанные действия повторяютсяс приходом каждого очередного запроса во время реализации текущей микропрограммы. Поэтому в регистре 7всегда хранится унитарный код номера запроса старшего приоритетасреди поступивших к данному моментувремени. Для обеспечения этого впредпоследней микрокоманде каждоймикропрограммы с соответствующеговыхода блока 3 выдается специальнаямикрооперация. По этой микрооперации необслуженные к данному моментувремени, но выдавшие ранее запросы,объекты передают сигналы подтверждения на управляющий вход процессора. Этот сигнал производит повторную запись информации в регистр 7и триггер 14,Если во время контроля объектанизшего приоритета поступает запросна выполнение проверки объекта высшего приоритета, то аналогично описанному, происходит установка регистра 7 и триггера 14, а также формирование адреса первой микрокоманды шифратором 10. Кроме того, сигнал с блока 13 поступает на входблока 3.Если сигнал разрешения отсутствует, т.е. текущая микропрограмма находится в критическом участке, тоустройство продолжает ее выполнение. Как только в очередной микрокоманде выдается сигнал разрешенияпрерывания, блок 3 поступает напультиплексор 9 для выработкисигнала модификации адреса блоком 4,Обработка запроса на прерываниеначинается только при наличии разрешающего сигнала с блока 3.По этим сигналам выполняютсяследующие действия. Сигнал с выхода блока 3 поступает на вход Коммутатора 15, который формирует нулевой код адреса, записывающийадрес следующей микрокоманды прерываемой микропрограммы в регистр 5по тактовому импульсу, С выходаблока 3 сигнал обращения к памятипоступает на память 2Одновременно открывается блок 17. Затем формируется адрес очередной микрокоманды прерываемой микропрограммы,который поступает на коммутатор 16.При этом происходит запись очередного адреса прерываний микропрограммы в фиксированную ячейку памяти 2 с нулевым адресом для сохранения.После этого выполнение высокоприоритетной микропрограммы осуществляется аналогично описанномудля низкоприоритетных микропрограмм.Б предпоследнем цикле каждой мик- О ропрограммы с соответствующего выхода блока 3 выдается специальнаямикрооперация, которая поступает наЪвсе объекты. В ответ на эту микрооперацию все необходимые объекты 5 выдают сигналы подтверждения на соответствующие входы процессора. Этонеобходимо в связи с тем, что запросы на обслуживание могут посту пить одновременно от нескольких ис точников, После выбора старшего поприоритету запроса на обслуживаниерегистр 7 и триггер 14 устанавливаются в нулевое состояние, Если теперь за время обслуживания выбран ного объекта не поступают новые запросы, регистр 7 и триггер 14 неизменяют своего состояния и, следовательно, устройство не сможет,не получив сигнала подтверждения, 30 выбрать на обслуживание очереднойзапрос.Формула изобретенияПроцессор, содержащий блок микропрограммного управления, адресный выход которого соединен с адресными входами коммутатора адреса памяти и коммутатора адреса мик рокоманд и через выходной коммутатор - с информационной шиной процессора, соединенной через блок магистральных элементов с адресноинформационной шиной процессора, 45 соединенной с первыми информационными входами коммутатора адресамикрокоманд блока двунаправленныхмагистральных элементов, коммутатора адреса памяти и через операцион ный блок - с информационной шинойпроцессора и первым информационнымвходом мультиплексора логическихусловий, первый управляющий выходблока микропрограммного управле ния соединен с управляющими входами коммутатора адреса памяти, регистра адреса памяти, входами записи и считывания памяти и входаминаправления передачи блока двунаправленных магистральных элементов,выход коммутатора адреса памятичерез регистр адреса памяти соединен с адресным входом памяти, соединенной шиной данных с блоком двунаправленных магистральных элементов, выход которого соединен с информационной шиной процессора, при Ооритетный вход процессора через соединенные последовательно регистрзапросов и приорнтетный блок соединен с приоритетным входом блокамикропрограммного управления и с 15информационным входом регистра выбора, выход которого соединен черезшифратор адреса с вторым информационным входом коммутатора адреса микрокомаид, выходы которого соединеныс адресно-информационной шиной процессора и адресным входом блокамикропрограммного управления, второй управляющий выход которого соединен с тактирующими входами коммутатора адреса памяти и коммутатора адреса микрокоманд, установочный вход процессора соединен с уп- .равляющими входами выходного коммутатора, коммутатора адреса микрокоманд и блока микропрограммногоуправления, третий управляющийвыход которого и запускающийвход процессора соединены с управляющим и запускающим входами блокасинхронизации, выходы которого соединены с синхронизирующими входамиоперационного блока и блока микропрограммного управления, четвертый управляющий выход которого соединен с управляющим входом операционного блока и первым управляющим входом мультиплексора логических условий, пятый и шестой управляющие выходы блока микропрограммного управления соединены с первым и вторым выходами процессора,о т л и ч а ю щ и й с я тем, что,с целью повышения достоверности,в него введены блок сравнения логических условий, приоритетный узеллогических условий, триггер режимаи элемент ИЛИ, причем пятый управляющий выход блока микропрограммного управления через соединенныепоследовательно регистр запросови элемент ИЛИ соединен с информационным входом триггера. выход которого соединен с входом остановаблока .синхронизации, управляющийвход процессора соецинен с управляющими входами регистра выбора итриггера, установочные входы которых соединены с седьмым управляющимвыходом блока микропрограммногоуправления, восьмой управляющийвыход которого соединен с управляющим входом блока магистральных элементов, адресно-информационная шиначерез приоритетный узел логическихусловий соединена с первым информационным входом блока сравнения логических условий и вторым информационным входом мультиплексора логических условий, выход которого соединен с вторым информационным входом блока сравнения логических условий, вьгход которого соединен стретьим информационным входом коммутатора адреса микрокоманд, адресный выход блока микропрограммногоуправления соединен с адресным входом блока сравнения логических условий, первый и второй входы разрешения сравнения которых соединеныс четвертым управляющим выходом блока микропрограммного управления,девятый управляющий выход которогОсоединен с вторым управляющим входом мультиплексора логических условий.1213485 Составитель С.Харченкодактор Н.Данкулич ТехредС,Мигунова Корректор М.Демч каз 782/58 илиал ППП "Патент", г. Ужгород, ул. Проектная,Тираж 673 ВНИИПИ Государственного комит по делам изобретений и отк 113035, Москва, Ж, Раушская на