Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 80152 0 А 514 С 06 Р 9/ ПИСАНИЕ ИЗОБРЕТЕНИА ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСЗАЦАНИЙ ПРОЦ (57) Изобретлительцой те О ДГ РАСПСОРАМ ние тноситс и может к выч ник ыть ис атцого 1 хк вы ользован ачестве ап диспетчера прог полнению, для их отов едел мм рас про ния по ой сис ног процессорам орц вце груповых ы эле входов69-70,мент НЕгруппу77 гото дов приори группу ройств устрой ва,цты Ус регис ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР 4387602/24-240203.8823,11,89. Бюл,С,Н.Ткаченко,,Н.Тимонькин и В.С53) 68.325(088.8)56) Авторское свиц290320, кл. С 06 Р 9/Авторское свидетельст1285474, кл. С 06 Р 9/ Изобретение относится к вычислительной технике и может быть использовано в качестве аппаратного диспетчера программ, готовых к выполнению,для их распределения по процессораммногопроцессорной системы.Цель - повышение быстродействияНа чертеже приведена структурнаясхема устройства,Устройство содержит блоки 1 и 2памяти, регистрь: 3-8, счетчики 9-16,элементы И 17-34, сигнальный выход35 устройства, группу кодовых входов36 устройства, элементы ИЛИ 37-46,генератор 47 импульсов, сигнальныйвход 48 устройства, триггеры 49-55,мультиплексоры 56-58, схемы 59-60 2темы. Целью изобретения является повышение быстродеиствия, Устройство содержит шесть регистров, восемь счетчиков, восемнадцать элементов И, три мультиплексора, семь триггеров, десять элементов ИЛИ, две схемы сравнения, два дешцфратора, пять групп элементов И, два элемента И-НЕ, три элемента И.И-НЕ, два элемента 1-ИЛИ, группу коммутаторов, узел приоритета, группу элементов ИЛИ, элемент задержки. В устройстве имеется возможно:ть распределения конкретного задания на заданный процессор с параллсльцым просмотром очереди заданий и блокировкой распределения на этом процессоре заданий, допускающих исполнение на любом процессоре системы, 1 ил. ия, дашифраторы 61 и 62, ецтов И 63-67, группу код 68 устройства, элементы И-Н элементы ИЛИ-НК 71 ц 72, эл 73, элементы И-ИП 74 и 75 коммутаторов 76, группу вхо вности устройства, узел 78 ета, группу элементов ИЛИ 7 информационных выходов 80 угруппу кодовых выходов 81 тва, вход 82 запуска устрой д 83 останова устройства,эл 4-86 задержки,ойство работает следующим о чальном состоянии устройстваы 3-8 и счетчики 9-16 имеютнулевое содержимое, триггеры 49-55 сброшены в нуль, блоки 1 и 2 памяти очищены (цепи перевода устройства в исходное состояние не псказань 1),1 ри этом на выходе 35 устройства установлен единичный сигнал, разрешающий подачу на устройство кодов запроса на распределение, а на выходах 80 группы и выходах 81 нулевые уровни сигпалов.Перед началом работы устройствачерез входы 68 в счетчик 16 заносится код глубины просмотра очереди заданий на конкретный процессор системы аРабота устройства начинается сприходом импульсного сигнала пуска навход 82 устройства, по которому триггер 54 переводится в единичное состояние и высоким уровнем сигнала насвоем прямом выходе разрешает работугенератора 47 импульсов,Работа устройства состоит в приеме от источника запросов кода запроса на распределение задания, занесении запроса по признаку в одну из очередей и последующей выдачи по признаку на один из процессоров многопроцессорной системы. Параллельно с пас 30пределением заданий идет процесс упрежцающего просмотра на заданную глубину очереди заданий на конкретныйпроцессор системы, В процессе просмотра формируются сигналы блокировки рас пределения на выбранные процессоры,заданий из очереди заданий на любойпроцессор системы.Прием запроса состоит в фиксации вприемном регистре 3 кода запроса с 40последующим формированием условий дляпротекания операции занесения запросав очередь. условием для поступлениянового запроса в устройство являетсяналичие высокого уровня сигнала на вы"45ходе 35 устройства, означающего чтоприемный регистр 3 свободен и естьместо в очередях запросов. Источникзапросов через входы 36 устройства заносит в приемный регистр 3 код запро 50са и выставляет на вход 48 устройства единичный сигнал, который по отрицательному фронту синхроимпульса запоминается в триггере 49. Перевод вединичное состояние триггера 49 вызывает появление на выходе 35 нулевого сигнала, получив который, источникзапросов снимает единичный сигнал свхода 48 устройства. Сигналы с выходов оаэрядов регистра 3 поступают на одноименные входы элемента ИЛИ 37, который анализирует признак поступившего запроса и совместно с элементами НЕ 73, И 18-21, ИЛИ 38 и 39 вырабатывает условия для перехода устройства по следующему синхроимпульсу к выполнению, соответствующей операции.Е-ли, например, поступает запрос с заданием, требующим для своего исполнения конкретный прс цессор, тогда единичные уровни сигналов на прямом выходе триггера 49 и выходе элемента ИЛИ 37 открывают для синхроимпульса элементы И "19 и И 21 и создают условия для перехода в "дяично состоя-. ние триггера 50, соответствующего операции формирования очереди заданий на конкретный процессор системы. Синхроимпульс поступает также через элемен" ИЛИ 38 на синхрогход триггера 53 и проверяет наличие условий дл совме цения операций.По отрицательному фронту синхроимпульса триггер 50 переводится в единичное состояние и открывает элементь. И 24, И-НЕ 69, а также разрешает подачу на входы мультиплексора 58 через мультиплексор 56 адреса верхней границы очереди заданий на конкретный процессор системы, отслеживаемого с помощью счетчика 11, Нулевой сигн,п на адресном входе мультиплексора 58 разрешает прохождение на адресный вход блока 1 памяти информации с входов. Единичный сигнал с прямого выхода триггера 50 поступает также через лемент ИЛИ-НЕ 71 на вход разрешения доступа блокапамяти и создает условия для модификации очереди. Синхроимпульс проходит через элемент И-НЕ 69 и формирует команду "Запись", по которой в блоке 1 памяти запоминается содержимое регистра 3, а в счетчике 9 корректируется заполнение очереди. Следующий синхроимпульс проходит через элемент И 24 на счетный вход счетчика 11 и корректирует верхнюю границу очереди. Этот сигнал через элемент ИЛИ 40 осуществляет сброс триггера 49 и очистку приемного регистра 3. По следующему синхроимпульсу срабатывается триггер 50 и анализируется поступление новых запросов.Прием и занесение запроса в очередь заданий на любой процессор сис4050 5 52темы осуществляется аналогично, стой лишь разницей, что и блоке 2 памяти запоминается согержимое другихразрядов регистра 3,По мере накопления заданий в блоке1 памяти в работу включается механизм упреждающего просмотра очереди. Суть которого заключается втом, что очередь просматривается назаданную глубину и формируются сигналы блокировки распределения на процессоры, требуемые выбранным заданиям, заданий из очереди заданий налюбой процессор системы, Для запускаоперации просмотра необходимо выполнение следующих условий: глубинапросмотра не достигнута (на сигнальном выходе счетчика 16 единичный сигнал); текущая граница просмотра цедостигла верхней границы очереди (нулевой сигнал на выходе схемы 59 сравнения); текущее задание ожидает в регистре 8 освобождение требуемогопроцессора (нулевой сигнал цэ выходеэлемента И 30).В результате этого ца выходе элемента И-ИЛИ 75 формируется единичныйсигнал, который посгупдет ца информационный вход триггера 52 и по отрицательному фронту синхроимпульса переводит его в единичное состояние (если на предыдущем такте новых заданийне поступило или поступило заданиена любой процессор системы), соответствующее состоянию выборки задания цзочереди. На выходе элемента И 22формируется едицичньп 1 сигнал, которьппоступает на адресный вход лультиплексора 58 и разрешает выдачнд адресный вход блока 1 памяти текущего адреса просмотра очереди, формируемогов счетчике 15, На выходе элементаИЛИ-НЕ 71 формируется нулевой сигнал,который поступает на вход разрешениядоступа блока 1 памяти и разрешаетработу с очередью заданий. По следующему синхроимпульсу на выходе элемента И 26 формируется едицичцьп 1 сигнал, по которому запрос с выходовблока 1 памяти заносится в регистр 4,По следующему синхроилпульсу ца выходе элемента И-ИЛИ 74 Формируется единичный сигнал, который поступает ндсчетный вход счетчика 15 и корректирует текущий адрес просмотра очереди, а также поступает через элементИЛИ 46 на управляющий вход дешифратора 61. По этому сигналу на выходедешифратора 62, соответствующем унитарному коду номера процессора, требуемого данному заданию, формируетсяединичный сигнал, который постулдетна одноименный едицичный вход разряда регистра 7 и устанавливает его в11 я. Сигнал с инверсного выхода данного разряда поступает на вход одноименного элемента И 65 группы и блокирует тем самым участие данногопроцессора в распределении заданийиз очереди заданий на любой процес сор системы. Сигнал с выхода элемента И-ИЛИ 74 поступает также на вычитающий вход счетчика 16 и корректирует достигнутую глубину просмотра очереди, По следующему синхроимпульсу 20 ца выходе элемента И 34 формируетсяединичный сигнал, который поступаетна вход сброса регистра 4 ц очищаетего, после чего в устройстве формируются условия,цля выполнения следую щей операции.Для запуска операции выдачи задания из очереди необходимо вьпюлнениеследул щих условий: очередь не пуста(единичный сигнал на втором сигналь цом выходе счетчика 9 (10; свободец регистр выдачи задания (нулевойсигцдл на выходе элемента ИЛИ 45(42) ),При этом, выдача з аданця пз очереди зддация на любой процессор завершается зд один такт, а для выдачизадания из очереди заданий на конкретный процессор требуется два такта работы устройства.40 На первом такте осуществляетсявыборка задания в регистр 4, а навтором такте содержимое регистра 4перезаписывается в регистр 8. Привыполнении указанных условий на выхо де элемента И-ИЛИ 75 (И 31) формирутся единичный сигнал, которьп 3 поступает ца информационный вход триггера 52 (53) и по отрицательномуфронту синхроимпульса переводит его 50 в единичное состояние (если на предыдущем такте в устройство не поступило новых запросов). Нулевыесигналы на адресных входах иультцплексоров 58 (57) и 56 разрешают подачу на адресный вход блока 1 (2)памяти адреса нижней границы очереди, формируемой в счетчике 13 (14).На выходе элемента ИЛИ-ИЕ 71 (72)1524050 формируется нулевой сигнал, который поступает на вход разрешения доступа блока 1 (2) памяти и разрешает работу с очередью заданий, По следующему синхроимпульсу на выходе элемента И 26 (27) формируется сигнал, по которому запрос с выходов блока 1 (2) памяти заносится в регистр 4 (5), Кроме того, для очереди заданий на любой процессор системы этот сигнал корректирует заполнение очереди. По следующему синхроимпульсу на выходе элемента И 28 (29) формируется единичный сигнал, который корректирует адрес границы очереди в счетчике 13 (14). По следующему синхроимпульсу триггер 52 (53) сбрасывается в исходное нулевое состояние. Для очереди заданий на любой процессор операция 20 выдачи задания из очереди на этом завершается и задание в регистре 3 ожидает распределения ему свободного процессора, Для очереди заданий ча конкретный процессор на следующем 25 такте осуществляется второй этал операции выдачи задания, условиями для которого являются наличие задания в регистре 4 (единичный сигнал ца выходе элемента ИЛИ 41); регистр 8 гво 30 боден (нулевой сигнал на выходе .:лемента ИЛИ 45).В результате этого на выходе элемента И 30 формируется единпчный сигнал, который поступает на информационный вход триггера 55 и по отрицательному фронту синхроимпульса переводит его в единичное состояние (если на предыдущем такте не поступил новый запрос пли поступил запрос с 40 заданием на любой процессор), По следующему синхроимпульсу на выходе элемента И 23 формируется единичный сигнал, который поступает ца сцнхровход регистра 8 и зацогпт в него информа цию с выхода регистра 4, Этот сигвал поступает гакже на счетный входсчетчика 16 и вычитающий вход счетчика 9, корректируя тем самым глубину просмотра очереди и ее заполнение.Занесение в регистр 8 вызывает появление единичного сигнала. на выходе элемента ИЛИ 45, который поступает на вход элемента И 34 и отпирает .его, По следующему синхроцмпульсу ца выхо де элемента И 34 формируется едицнчный сигнал, который поступает на вход сброса регистра 4 и очищает его, после чего в устройстве формируются услоция для выполнения следующей операции,Для запуска операции распределениязаданий ц процессоры необходимо вылолцецпе следующих условий: заданиезанесено в регистр выдачи 8 (5) (единичный сигнал на выходе элемента ИЛИ45 (42; требуемый процессор свободен (единичный сигнал на выходе соответствующего элемента И 63).В результате этого Формируется едицичный сигнал на выходе элемента ИЛИ49 (50), 11 рц этом единичный сигнал навыходе соответствующего элемента И 63(67) группы разрешает выдачу. на требуемый процессор через одноименныйкоммутатор /6 группы кола номера задания с выхода регистра 8 (5). Посинхроимцульсу на выходе соответствующего элемента И 64 (66) группы формируется единичный сигнал, который че -рез одноименный элемент ИЛИ 79 группы проходи ца сигнальный выход 80 истробирует прием процессором кода номера задания с выхода 81 группы. Устройство допускает выдачу ца одномтакте заданий из обеих очередей, однако выдача задания цз очереди заданийна конкретный процессор осуществляется задержанным (ца элементе задержки 86) сицхроцмцульсом с целью устранить возможные колебания уровнейсигналов ца выходе узла приоритета,вызваннь 1 е сГросом разряда регистра7, После выдачи задания на процессор регистр 8 (5) очищается задержанным на элементе 84 (85) сигналомс выхода элемента И 32 (33), послечего в устройстве формируются условия для перехода к выполнению следующей операции.В работе устройства соблюдаетсяследующая приоритетность операций:операция приема запроса и постановки его в очередь; операция выборкизапроса из очереди и передача его нараспределение; операция упреждающего про:мотра очереди заданий на конкретный процессор системы.Однако организация очередей позволяет совмещать в пределах одноготакта такие операции, как, например,занесение запроса в очередь заданийна любой процессор системы и упреждающий просмотр очереди заданий цаконкретный процессор системы или занесение запроса в очередь, заданийна конкретный процессор системою ивыдачу текущего задания из этой очереди, ожидавшего в регистре 8 освобождения требуемого процессора.В дальнейшем устройство работает аналогично описанному.5Формула изобретенияУстройство для распределения за даний процессорам, содержащее первый и второй блоки памяти, первый и второй регистры, первый и второй счетчики, первый дешифратор, первый элемент И, генератор тактовых импульсов, 15 первый мультиплексор, первьп и второй элементы задержки, перь и второй элементы ИЛИ, причем информационные выходы первого блока памяти соединены с информационными входаьп первого 20 регистра, выход переноса первого счетчика соединен с первым входом .первого элемента И, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия, оно содержит третий, 25 четвертый, пятый и шестой регистры, третий, четвертый и ять, шестой, седьмой и восьмой счетчики, с второго по восемнадцатый элементы И, с третьего по десятый элемсты РЛИ, 30 ьрн.й и второй элементы И-НЕ, первыйвторой элементы ИЛИ-НЕ, с первого по седьмой триггеры, узел гриорцтета, первую и вторую схемь сравнения; первый и второй элементы 11-ИЛИ, второй и 35 третий мультиплексоры, элемент НЕ, гретий элемент задержки, с первого по пятую группы элементов И, группу элементов ИЛИ, второй дешиФратор и группу коммутаторов, причем выход пе реноса второго счетчика соединен с гторым входом первого элемента И, ьход которого является сигналььи выходом устройства, первая группа кодовых входов устройства соединена с группой информационных входов синхровходом второго регистра, первая группа выходов которого соединена с входамп данных первого блока памяти, вторая и третья группы ньходов перво го регистра соединены соответственно с входами первого элемента ИЛИ и с входами данных второго блока памяти, выходы которого соединены с информационными входами третьего регистра, 55 первый выход генератора тактовых импульсов соединен с первыми входами второго и третьего элементов И и синхровходом четвертого регистра,сигнальный вход устройства соединен , с информационным входом первого триггера, инверсный выход которого соединен с третьим входом первого и нторым входом второго элементов И, выход второго элемента И соединен с первыми входами второго и третьего элементон ИЛИ, прямой выход первого триггера соединен с вторым входом третьего элемента И, выход которого соединен с первыми входами четвертого и пятого элементов И и с синхровходами второго и третьего триггеров, выход четвертого элемента И соединен с вторым входом третьего элемента ИЛИ, вьход которого соединен с синхровходом четвертого триггера, выход пятого элемепта И соединен с вторым нх дом второго элемента ИЛИ, выход которого соединен с синхровходом пятого триггера, группа выходов третьего счетчика соединена с первой группой информационных входов первого мультиплексора и с первой группой входов первой схемы сраннения, группа выходов четвертого счетчика соедеа с первой групой информационьх входов второго мультиплексора, группа выходов которого соединена с адресными входамн второго блока памяти, группа выходов пятого счетчика соединена с второй группой пнформациошх входов первого мультиплексора и с первой группой входов второй схемы сравнения, группа выходов шестого счетчика соединена с второй группой информационных входов второго мультиплексора, группа выходов первогс мультиплексора соединена с первой группой информациониьх входов третьего мультиплексора, группа выходов которого соединена с адресными входами первого блока памяти, группа выходов седьмого счетчика соединена с второи группой информационных входов третьего мультиплексора и с вторыми группами входон первой и второй схем сравнения, выходы первого дешифратора соединены с единичными входами разрядов пятого регистра, выходы второго дешифратора соединены с первыми входамн элементов И первой и второй групп, выход шестого элемента И соединен с адресным нходом третьего мультиплексора, выход седьмого элемента И соединен с вычитаюшнм входом первого счетчика, с сумируюшм входом восьмогосчетчика и синхровходом шестого регистра, прямой выход второго триггера соединен с адресным входом первогомультиплексора и с первыми входамивосьмого элемента И, первого элемента И-НЕ и первого элемента ИЛИ-НЕ,выход восьмого элемента И соединенсд счетным входом третьего счетчикаи первым входом четвертого элементаИЛИ, выход первого элементе И-НЕ соединен с суммирующим входом первогосчетчика и входом разрешения записипервого блока памяти, выход первогоэлемента ИЛИ-НЕ соединен с входомразрешения доступа первого блока памяти, прямой выход третьего триггерасоединен с адресным входом второгомультиплексора и с первыми входамидевятого элемента И, второго элемента И-НЕ и второго элемента ИЛИ-НЕ,выход девятого элемента И соединенсо счетным входом четвертого счетчика и вторым входом четвертою элемечта НЛИ, выход которого соединенс нулевым входом первого триггера ивходом сброса второго регистра, выход второго элемента Н - НЕ соединенсумя 1 руна;нм входом 1 торого счтчика н входом разрешении записи второ"го блока памяти, выход второго элемент ИЛИ-ЧЕ соединен с входом разрешенин доступа второго блок памяти,выход лерього элемента ИЛИ соединенс вторым входом питого элемента И,с информационным гхадом второготриггера и с входом элемента НЕ, выход которого соединен с вторым нходом четвертого элемента И и информационным входом третьего триггера,цторой выход генератора тактовых импульсов соединен с первьпп, входамиседьмого, десятого и диннадцатогоэлементов И и с вторыми входами перваго и второго элементов И-НЕ, третий генератора тактовых импульсов соединен с вторыми гходами восьмого и девятого элементов И, с первыми ходами двенадцатого и тринадцатого элементов И и с первым входом первого элемента И-ИЛИ,первая группа выходов первого регистра соединена с информационными нходамишестого регистра, вторая группа выходов второго регистра соединена с входами пятого элемента ИЛИ и с входами первого дешифратора, выходы третьего регистра соединены с входами шестого элемента ИЛИ и первыми группами информационных вхоцов 5 10 15 20 25 30 35 40 45 50 55 коммутаторов группы, группа входовготовности устройства соединена с группой информационных входов четвертого регистра, выходы которого соедииены с вторыми входами соответствующих элементов И первой группы и первыми входами соответствующих элементов И третьей группы, выходы которых соединены с входами узла приоритета, выходы узла приоритета соединены с первыми входами соответствующих элементов И четвертой и пятой групп,н прямои выход четвертого триггера соединен с первым входом шестого элемента И, с вторыми входами десятого элемента И, первого элемента ИЛИ-НЕ,первого элемента И-ИЛИ и с вторымпрямым входом двенадцатого элементаИ, прямой выход пятого триггера соединен с вторыми входами второго элемента ИЛИ-НЕ, одиннадцатого и триннадцатого элементов И, выход десятого элемента И соединен с синхровходом первого регистра, выход одиннадцатого элемента И соединен с синхровходом третьего регистра и вычитающимвходом второго счетчика, выходы элементов И первой группы соединены с первыми управляющими входами соответ" ствующих коммутаторов группы и с соответствующими входами седьмого элемента ИЛИ, выходы элементов И второй группы соединены с нулевыми входами соответствующих разрядов пятого регистра и первыми входами соответствующих элементов ИЛИ группы, выходыэлементов И четвертой группы соедиие.ны соответственно с вторыми входами элементов КЗИ группы, выходы которых являются группой информационных выхо" дов устройства, выходы элементов Ипятой группы соединены с соответствующими входами восьмого элемента ИЛИ и вторыми управляющими входами соответствующих коммутаторов группы, выходы которых являются группами кодовьх выходов устройства, первая группа выходов шестого регистра соединена с входами второго дешифратора и входами девятого элемента ИЛИ, вторая группа выходов шестого регистра соединена с вторыми группами информационных входов коммутаторов группы, выход двенадцатого элемента И соединен со счетным входом пятого счетчика, с третьим входом первого элемента И-ИЛИ и с первым входом десятого элемента ИЛИ, выход тринад 1524050цатого элемента И соединен со счетным входом шестого счетчика, вторая группа кодовых входов устройства сое динена с информационными входами и5 синхровходом восьмого счетчика, выход равенства нулю которого соединен с первым прямым входом второго элемента И-ИЛИ, выход равенства нулю первого счетчика соединен с вторым 10 прямым входом второго элемента И-ИЛИ, вход запуска устройства соединен с единичным входом шестого триггера, вход останова устройства соединен с нулевым входом шестого триггера, пря мой выход которого соединен с управляющим входом генератора тактовых импульсов, первый выход которого соединен с синхровходом седьмого триггера, прямой выход которого соединен 20 с вторым прямым входом седьмого элемента И, выход пятого элемента ИЛИ соединен с прямым входом четырнадцатого элемента И, выход которого соединен с информационным входом седьмого триггера и с первым и вторым инверсными входами второго элемента И-ИЛИ, выход шестого элемента ИЛИ соединен с инверсным входом пятнадцатого элемента И и с вторыми входами З 0 элементов И пятой группы, выход равенства нулю второго счетчика соединен с прямым входом пятнадцатого элемента И, выход которого соединен с информационным входом пятого триггера, выход седьмого элемента ИЛИ сое - динен с первым входом шЕстнадцатого элемента И, выход которого соединен с вторыми входами элементов И второй группы, и через первый элемент за держки с входом сброса шестого регистра, выход восьмого элемента ИЛИсоединен с первым входом семнадцатого элемента И, выход которого соединен с вторыми входами элементов Ичетвертой группы и через второй элемент задержки с входом сброса третьего регистра, выход девятого элемента;ИЛИ соединен с инверсными входамиседьмого, двенадцатого и четырнадцатого элементов И, с вторым входом шестого элемента И с первым входом восемнадцатого элемента И, с четвертымвходом первого и третьим входом второго элементов ИЛИ-И и с управляющимвходом второго дешифратора, выходпеовой схемы сравнения соединен счетвертым инверсным входом второго элемента И-ИЛИ, выход которого соединенс информационным входом четвертоготриггера, выход второй схемы сравнения соединен с пятым входом первогоэлемента И-ИЛИ выход которого соединен со счетным входом седьмого счетчика, с вычитающим входом восьмого счетчика и с вторым входом десятогоэлемента ИЛИ, выход которого соединен с управляющим входом первогодешпфратора, четвертый выход генератора тактовых импульсов соединен ссинхровыходом первого триггера, с нулевыми входами второго, третьего,четвертого, пятого и седьмого триггеров, с вторыми входами семнадцатого и восемнадцатого элементов И ичерез третий элемент задержкн с вторым входом шестнадцатого элемента И,выход восемнадцатого элемента И соединен с входом сброса первого регистра.