Устройство для приема и обработки избыточных сигналов

(1% (И) ИСАНИЕ ЕТЕНИ СВ АВТОРС ЕЛЬ ВУ ие в тесования.с. 270,во СССР 1979е свид С 08 С ельс 9/28 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изОБРетений и ОтнРыти(54)(57) 1. УСТРОЙСТВО ДЛЯ ПРИЕМА ИОБРАБОТКИ ИЗБЫТОЧНЬИ СИГНАЛОВ, содержащее приемник, вход которого является первым входом устройства, выходприемника соединен с первым входомпервого блока памяти, пороговыйблок, декодер, первый регистр и.второй блок памяти, о т л и ч а ю -щ е е с я тем, что, с целью повыше ния помехоустойчивости устройства,в него введены третий блок памяти,второй и третий регистры, ключи,генератор импульсов, счетчики, блоки сравнения, ранжирующий узел, элемент И и коммутатор, выход первогоблока памяти соединен с первым входом ранжирующего узла и входом порогового блока, выход порогового блока.соединен с входом первого счетчика,первый выход которого соединен с входом первого регистра, выходы первогорегистра соединены с соответствующими первыьи входами второго регистра,выход которого соединен с первымвходом третьего регистра, выход третьего регистра соединен с входом декодера и первым входом первого ключа,выход первого, ключа является выходом устройства, выход декодера соединен с вторыми входами первого ключа, перво-, го блока памяти и с первыии входами второго счетчика и генератора ючнуль-. сов, второй выход первого счетчика соединен с вторым входом генератора импульсов, выход которого соединен с входом третьего счетчика, первый выход которого соединен с первым входом второго .блока памяти, первый выход второго блока памяти соединен через четвертый счетчик с первым входом пер. вого блока сравнения, второй выход третьего счетчика соединен с вторьи входом второго счетчика, выход которого соединен с вторым входом первого блока сравнения, выход первого блока сравнения соединен с первыми входаии второго ключа, третьего блока памяти и вторым входом второго блока памяти, ф выход второго блока памяти соединен с вторым входои второго ключа, выход которого соединен с первым входом коммутатора, второй, третий и четвер" тый входы ранжирующего узла являются соответственно вторым, третьим и четвертым входами устройства, выход ран- жирующего узла соединен с вторым входом третьего блока памяти, выход которого соединен с вторым входом коммутатора, выходы коммутатора соединены с входами соответствующих вторых блоков сравнения, первые выходы которых соединены с вторыми входами тре-, тьего регистра, а вторые выходы - с соответствующими входами элемента И, выход которого соединен с вторым входом второго регистра.2, Устройство по п.1, о т л н ч аю щ е е с я тем, что,ранжирующий1115086 узел содержит аналого-цифровой преобразователь, счетчик, регистры, элемент ИЛИ, блок построения вариацион"ного ряда и дешифратор, выход аналого-цифрового преобразователя соединенс первым входом элемента ИЛИ, выходысчетчика соединены с соответствующими входами первого регистра, выходкоторого соединен с вторым входомэлемента ИЛИ, выход элемента ИЛИ соединен с первым входом блока построе"ния вариациойного ряда, выход которого соединен с входом второго регистра, выходы которого соединены с соответствующими входами дешифратора,вход аналого-цифрового преобразователя и выход дешифратора являютсясоответственно первым входом и выходом ранжирующего узла, вход счетчика,второй и третий входы блока построения вариационного ряда являются соот.ветственно вторым, третьим и четвертым входами ранжирующего узла,3. Устройство по п.1, о т л и ч а-. ю щ е е с я тем, что блок построения вариационного ряда содержит регистр и каналы обработки информации, каждый из которых состоит из ключей, регистров, элементов ИЛИ и элемента сравнения, выход первого элемента ИЛИ соединен с первым входом первого ключа, выход которого соединен с первым входом первого регистра, первый выход которого соединен с первым входом второго элемента ИЛИ, вторые выходыс соответствующими первыми входами элемента сравнения, первый выход Изобретение относится к электро" связи и может быть использовано в приемной аппаратуре систем передачи информации.Известно устройство для приема 3 избыточных сигналов, содержащее при": емник, пороговый блок и декодер 11 .Недостатком известного устройства является низкая помехоустойчивость, поскольку в нем не учитывается инфор. 10 мация об амплитуде символов аналогового сигнала, полученных на выходе приемника. которого соединен с первым входомвторого ключа, второй выход - с первым входом третьего ключа, первые выходы второго регистра соединены ссоответствующими вторыми входами элемента сравнения, второй выход - свторыми входами второго и третьегоключей, выходы второго элемента ИЛИи ретьего ключа каждого предьщущего канала обработки информации соединены соответственно с вторым входом первого регистра и входом второго регистра каждого последующего каналаобработки информации, выходы первого,второго ключей и первый выход элемента сравнения каждого последующегоканала обработки информации соединены соответственно с вторыми входамипервого ключа, второго элемента ИЛИ и первым входом первого. элемента ИЛИ каждого предыдущего канала обработки информации, выход второго элемента ИЛИ последнего канала обработкиинформации соединен с первым входомрегистра, вход второго регистра первого канала обработки информации ивыход регистра являются соответственно первым входом и выходом блокапостроения вариационного ряда, вторыевходы первых элементов ИЛИ канала обработки информации объединены и яв.ляются вторым входом блока построения вариационного ряда, второй вход первого ключа последнего канала обработки информации объединен с вторым входом регистра и является третьим входом блока построения вариационного ряда.Наиболее близким по технической сущности к предлагаемому является устройство для приема и обработки избыточнык сигналов, содержащее приемник, вход. которого является входом устройства, выход приемника соединен с входами первого блока памяти, первого порогового блока и первым. входом вычитателя, выход первого блока памяти соединен с первым входом блока управления выдачей информации, выходы и вторые входы которого соединены соответственно с первыми входами и пер5086 авторыми входами первого ключа, первого блока памяти и с первыми входамивторого счетчика и генератора импульсов, второй выход первого счетчикасоединен с вторым входом генератора1импульсов, выход которого соединен свходом третьего счетчика, первыйвыход которого соединен с первым входом второго блока памяти, первый выход второго блока памяти соединенчерез четвертый счетчик с первым входом первого блока сравнения, второй.выход третьего счетчика соединен свторым входом второго счетчика, выход которого соединен с вторым входомпервого блока сравнения, выход первого блока сравнения соединен с пер-.выми входами второго ключа, третьегоблока памяти и вторым входом второгоблока памяти, выход второго блокапамяти соединен с вторым входом второго ключа, выход которого соединенс первым входом коммутатора, второйЭтретий и четвертый входы ранжнрующего узла являются соответственно вторым, третьим и четвертым входамиустройства, выход ранжирующего узласоединен с вторым входом третьегоблока памяти, выход которого соединенс вторым входом коммутатора, выходыкоммутатора соединены с входами соответствующих вторых блоков сравнения, первые выходы которых соединеНыс вторыми входами третьего регистра, а вторые выходы - с соответствующими входами элемента И, выходкоторого соединен с вторым входомвторого регистра. 3 111 выми выходами блока регистров, выход первого порогового блока соединен с первым входом декодера, вторым входом вычитателя и входом регистра, выход вычитателя соединен с входом второго 5 блока памяти, выходы которого соединены с соответствующими первыми входами блока усилителей, первые выходы и второй вход которого соединены соот- ветственно с входами и выходом второ го порогового блока, вторые выходы блока усилителей соединены с соответствующими первыми. входами блока сумматоров, вторые входы которого подключены к соответствующим выходам регист 15 ра, выходы блока сумматоров соединены через третий пороговый блок с соответствующими вторыми входами декодера, выход которого соединен с вторым входом блока регистров выходЭ 20 блока регистров является выходом устройства 2 .Известное устройство также обладает низкой помехоустойчивостью, поскольку в нем недостаточно полно используется информация об амплитуде символов аналогового сигнала,Цель изобретения - повышениепомехоустойчивости приема избыточныхсигналов путем учета информации обамплитуде принимаемых символов.. Указанная цель достигается тем,что в устройство для приема и обработки избыточных сигналов, содержащееприемник, вход которого является пер 35вым входом устройства, выход приемника соединен с первым входом первогоблока памяти, пороговый блок, декодер, первый регистр и второй блок памяти, введены третий блок памяти, 40,второй и третий регистры, ключи, генератор импульсов, счетчики, блокисравнения, ранжирующий узел, эле. мент И и коммутатор, выход первого бпо. ка памяти соединен с первым входом 45 . Ранжирующего узла и входом порогового блока, выход порогового блока соединен с входом первого счетчика, первый выход которого соединен с входомпервого регистра, выходы первого .0регистра соединены с соответствующимипервыми входами второго регистра, выход которого соединен с первым входомтретьего регистра, выход третьего регистра соединен с входом декодера и 55первым входом первого ключа, выходпервого ключа является выходом устройства, выход декодера соединен с Кроме того, равжирующий узел содержит аналого-цифровой преобразователь, счетчик, регистры, элемент ИЛИ, блок построения вариационного ряда и дешифратор, выход аналого-цифрового преобразователя соединен с первым входом элемента ИЛИ, выходы счетчика соединены с соответствующими входамн первого регистра, выход которого соединен с вторым входом элемента ИЛИ, выход элементаИЛИ соединен с первым входом блока построения вариационного ряда, выход которого соединен с входом второго регистра выЭ ходыкоторого соединены с соответствующими входами дешифратора, вход аналого-цифрового преобразователя и выход дешифратора являются соответственно первым входом и выходом ран-жирующего узла, вход счетчика, второйи третий входы блока построения вариационного ряда являются соответственно вторым,третьим и четвертым входами ранжирукщего узла.Кроме того, блок построения вариа ционного ряда содержит регистр и каналы обработки информации, каждый из которых состоит иэ ключей, регистров, элементов ИЛИ и элемента сравнения, выход первого элемента ИЛИ соединен О с первым входом первого ключа, выход которого соединен с первым входом первого регистра, первый выход которого соединен с первым входом второго элемента,ИЛИ, вторые выходы - с соответствующими первыми входами элемента сравнения, первый выход которого соединен с первым входом второго ключа, второй выход - с первым входом третьего ключа, первые выходы второго 20 регистра соединены с соответствующими вторыми входами элемента сравнения, второй выход - с вторыми входами второго и третьего ключей, выходы второго элемента ИЛИ и третьего ключа каж дого предыдущего канала обработки информации соединены соответственно с вторым входом первого регистра и входом второго регистра каждого последующего канала обработки информации, 30 выходы первого, второго ключей и пер вый выход элемента сравнения каждого последующего канала обработки информации соединены, соответственно с вторыми входами первого ключа, второ"З го элемента ИЛИ и первым входом первого элемента ИЛИ каждого предыдущего канала обработки информации, выход второго элемента ИЛИ последнего канал, обработки инФормации соединен с 40 первым входом регистра, вход второго регистра первого канала обработки информации и выход регистра являются соответственно первым входом и выходом блока построения вариационного 4 ряда, вторые входы первых элементов ИЛИ канала обработки информации. объединены и являются вторым входом блока построения вариационного ряда, второй вход первого ключа последнего 0 канала обработки информации объединен с вторым входом регистра и является третьим входом блока построения вариационного ряда. Счщность предлагаемого изобретения состоит в том,что информация об амплитудах выходных сигналов приемника используется для упорядочения векторов ошибок в соответствии с вероятностью их появления, Это позволяет исправлять ошибки в соответствии с вероятностью их возникновения, т.е. в первую очередь исправляется наиболее вероятная однократная ошибка,затем двухкратная и т.д.На фиг. 1 представлена функциональная схема устройства для приема и обработки избыточных сигналов, на фиг.2 - функциональная схема ранжирующего узла; на фиг,З - функциональная схема блока построения вариационного ряда.Устройство (фиг.1) содержит приемник 1, пороговый блок 2, состоящий из источника 3 порогового напряжения и элемента 4 сравнения, блок 5 памяти, регистры 6-8 сдвига, ключ 9, элемент И 10 и блок 11 сравнения, декодер 12, коммутатор 13, блок 14 памя" ти, ранжирующий узел 15, ключ 16, генератор 17 импульсов, вычитающий счетчик 18, блок 19 памяти, счетчик 20, блок 21 сравнения и счетчики 22 :и 23.Ранжирующий узел 15 (фиг.2) содержит счетчик 24, регистр 25 сдвига, аналого-цифровой преобразователь 26, элемент ИЛИ 27, блок 28 построения вариационного ряда, дешифратор 29 и регистр 30 сдвига.Блок 28 построения вариационного ряда (фиг.З) содержит ключи 3 1, элементы ИЛИ 32 и 33, регистры 34 сдвига, элементы 35 сравнения, ключи 36, регистры 37 сдвига и ключи 38. Устройство работает следукзцим образом.В ранжирующем узле 15 сигнал последовательно поступает на вход аналого-цифрового преобразователя 26. Синхронно с этим сигналом из программно-временного блока на вход счетчика 24, поступают тактовые импульсы, В момент прихода первого сигнала на вход аналого-цифрового преобразователя 26 в счетчик 24 поступает первый тактовый импульс. После прихода и -го импульса поступление импульсов прекращается.Двоичный код состояния счетчика 24 параллельно записывается в регистр 25 сдвига. Количество ячеек памяти в счетчике 24 и в регистре 25 равноВыходные сигналы анапого-цифрового преобразователя 26 и счетчика 24 подаются на входы элемента ШИ 27. ПриВ результате описанных действий двоичная комбинация Е 1 переписывает, ся из регистра 32 в регистр 34. После этого на вход элементов ИЛИ 32 подается управляющий импульс с выхода программно-временного блока. Затем в первый регистр 37 записывается двоичная кодовая комбинация Е 2 . В элементе ИЛИ 35 сравнения ее код сравнивается с кодом комбинации Е 1, храня- ф щейся в регистре 34. Так как число 10 больше числа 8 (Е сЕ ) то на ле 9 вом выходе элемента 35 сравнения формируется управляющий сигнал, открывающий ключ 36, через который из регистра 37 в регистр 34 переписывается кодовая комбинация Е 2, сдвигая при этом комбинацию Е 1 через элемент ИЛИ 33 в следующий регистр 34,Очередная двоичная кодовая комбинация Е поступает в первый регистр 37 и в.элементе 35 сравнения ее код сравнивается с кодом Е, записаннымв первом регистре 34 . Так как 104 (ЕЕ), то на правом выходе элемента 35 сравнения формируется управляющий сигнал, который открывает ключ 38 и из первого регистра 37 во второй регистр 37 переписывается комбинация Е и выполняется операция сравнения в элементе 35 кода Е с кодом Е за 1 ь писанным во втором регистре 34. Поскольку 4 С 8 (ЕсЕ 1), то управляющий сигнал элемента 35 сравнения формируется на правом выходе. По этому сигналу открывается второй ключ 38, пропуская в третий репистр 37 кодовую комбинацию Е 3. Теперь ее код сравнивается с помощью третьего элемента 35 сравнения с нулевым кодом третьего регистра 34. В результате сравнения управляющий сигнал появляется. на левом выходе третьего элемента 35 сравнения, открывая ключ 36. Комбинация Еу из регистра 37 переписывает- ся в регистр 34. Во входной регистр 7 11150этом первой через элемент ИЛИ 27 про"ходит, последовательно считываясь из.регистра 25, двоичная кодовая комбинация; код которой отображает номервходного сигнала, Считывание коданомера происходит во время функционирования аналого-цифрового преобразователя 26, выходная двоичная кодоваякомбинация которого поступает навход элемента ИЛИ 27 после передачи 1 Ономера кодовой комбинации. Блок 28построения вариационного ряда упорядочивает совокупность входных двоичных комбинаций с величинами двоичных,кодов. 15Например, пусть 11 =4, Ю =16. ТогдаЕ 1 =1000 001. Е = 1010 010, Е =0100 0111, Е=(0110 100. В десятичной системе счисления соответственно получим Е =Я, 1, Г =10,2,ЕЗ=4,3, Е 1=6,4. На выходе блока28 построения варационного ряда должны быть получены комбинации Е вследующем порядке: Е, Е 1, Е 4, Е 3,т.е. первой на выход блока 28 постро ения вариационного ряда будет выдаваться комбинация Е, имеющая максимальный код величины входного сигнала, второй - Е 1, третей - Е 4 и последней - Е 3,30Рассмотрим работу блока 28 на данном примере. В течение всего времениработы блока 28, когда нет необходимости переписывать комбинации Е изодного регистра в. другой, ключи 31 35закрыты. Во время переписывания информации в регистрах 34 и 37 управляющий сигнал от программно-временного блока открывает ключи 31. В исходном состоянии регистры 34 и 37 находятся в нулевом состоянии, ключи 36 и38 закрыты, ключи 31 открыты. Первойна вход блока 28 подается двоичнаякомбиНация Е 1 и записывается в первыйрегиетр 37. Выходы имеются не у всех 45ячеек памяти этого регистра, а только у левых, в которых записан код величины аналогового сигнала. На входыпервого элемента 35 сравнения подается двоичный код 10003, а на другие 50его входы - нулевой код из регистра34. В элементе 35 сравнения указанныекоды сравниваются между собой. Поскольку код, записанный в регистре37, больше нулевого кода, записанного в регистре 34, то управляющий сиг.нал выдается с левого выхода элемента 35 сравнения на управляющий вход 86 8ключа 36, открывая его. В этот моментвремени с программно-управляющегоблока на вход элементов ИЛИ 32 подается управляющий синхроимпульс, длительность которого определяется временем переписывания двоичной кодойкомбинации Е 1 из регистра 37 черезоткрытый ключ 36 в регистр 34. Дляэтого на все регистры 34 подаютсятактовые импульсы с программно-временного блока через открытые ключи 31;37 записывается кодовая комбинацияЕ 1 и повторяются операции, описанныевыше.В результате в регистрах 34 соответственно будут записаны двоичные 5кодовые комбинации в следующем порядке: Е 2, Е 1, Е 1., ЕЗ. После операцииранжирования, выполняемой в блоке 28,начинается последовательное считывание двоичных кодовых комбинаций Е из 10регистров 34 в регистр 30. При этомпервой считывается кодовая комбинация, код величины которой соответствует наибольшему сигналу. Иэ регистра 30 считываются только номера элементарных сигналов. С помощью дешифратора 29 эти номера отправляются вблок 14 памяти,На вход приемника 1 поступает сложный избыточный сигнал.На выходе приемника 1 появляются аналоговые сигналы, соответствующие элементам входного сигнала. Каждый аналоговый сигнал с сохранением амплитуды, кото рая является показателем искаженности элементарного сигнала (чем больше искажен сигнал, тем меньше его амплитуда на выходе приемника 1). Принятая кодовая комбинация записывает- ся в блок 5 памяти, откуда в виде й-разрядных последовательностей поступает в пороговый блок 2 и в ранжирующий узел 15. В пороговом блоке 2, в элементе 4 сравнения величина входного сигнала сравнивается с поЭЗ роговым напряжением, поступающим от источника 3 порогового напряжения, Если величина входного аналоговогосигнала меньше величины порогового напряжения, то на выходе элемента 440 сравнения появляются сигнал О, в противном случае - сигнал 1. Таким образом формируется 11 -разрядная двоичная коцовая комбинация. В блоке 5 памяти первая 11 -разрядная последовательность, не задерживаясь, проходит на выход, а остальные проходят на выход по сигналу с выхода декодера 12. Сформированная в пороговом блоке 2 двоичная кодовая комбинация через 511 счетчик 23 подается в.регистр 6 хранения. Счетчик 23 выдает при этом сигнал запуска на генератор 17 импульсов. Иэ регистра 6 эта комбинаци через регистр 7 записывается в регистр эЗ 8, причем первый раз запись осуществляется сразу после записи в регистр 6, а затем по сигналу элемента И 10. Иэ регистра 8 комбинация поступает в декодер 12, который в случае отсутствия ошибки в кодовой комбинации открывает ключ 9 и данная кодовая комбинация проходит на выход устройства, При этом сигналом с выхода декодераФ 12 останавливается работа генератора 17, счетчик 22 переключается в начальное состояние, равное 1, а из блока 5 памяти в пороговый блок 2 и в ранжирующий узел 15 поступает очередная Ц -разрядная последовательность. Если декодер 12 обнаруживает ошибку, то ключ,9 остается закрытым, а кодовая комбинация остается в регистре 8.Ранжирующий узел 15 одновременно с пороговым блоком 2 обрабатывает приходящую И -разрядную последовательность импульсов. Обработка заключа-, ется в расположении импульсов в порядке возрастания амплитуд и последующей записи их номеров в блок 14 памяти в порядке убывания амплитуд, Генератор 17, запущенный импульсом от счетчика 23, вырабатывает импульсы.Счетчик 18 вычитает из числа 2, записанного в нем, полученное число импульсов (2 "1), и в виде 11 -разрядИного двоичного числа подает в блок 19 памяти и на счетчик 20 веса, кото" рый подсчитывает число единиц й -разрядного двоичного числа и подает его на блок 21 сравнения. На другой вход блока 21 подается вес от счетчика 22, в данном случае равный единице. При совпадении веса Д-разрядного двоичного числа и числа в счетчике 22, блок 21 сравнения выдает сигнал на выход и это число из блока 19 памяти через ключ 16 поступает на вход коммутатора 13, на другой вход которого посигналу блока 21 сравнения из блока14 памяти поступают номера импульсовв порядке убывания их амплитуд. Навыходе коммутатора 13 поступает номер импульса и разряд двоичного числа. Сформированное в счетчике 18 двоичное число и есть одна из возможных конфигураций ошибок при поэлементном приеме, где 1 обозначает место искажения символов и соответственноесть команда на инвертирование, а ,0 - неискаженного. Самый старший разряд (первый поступающий на вход коммутатора 13) соответствует наименее искаженному сигналу, а самый младший - наиболее искаженному. В5086 12наличии ошибки инвертированная кодовая комбинация в регистре 8 заменяется комбинацией иэ регистра 6 ипроцедура поиска продолжается. Когданаконец в результате перебора будетнайдена нужная. конфигурация ошибки,в декодео 12 поступит безошибочнаякодовая комбинация, то она пройдет навыход устройства,Таким образом, в предлагаемом .устройстве решается задача повышения по"мехоустойчивости приема избыточныхсигналов за счет использования большего объема, чем в прототипе, апосте.риорной информации о принятом сигнале.1 Для подтверждения преимуществапредлагаемого устройства рассмотрим:.прием сложного сигнала, соответствую"щего двоичной кодовой комбинации0101, которой на выходе приемникасоответствуют импульсы с аЪптлитудами:-0,54, -О, 12, 0,07, 0,84. Поэлементный прием (пороговый уровень равеннулю) дает 0011, т.е. ошибки вовтором и третьем разрядах. В ранжирующем блоке эти разряды будут выстроены в порядке возрастания надежности:0,07, О, 12, 0,54, 0,84, т.е. З-й, 2-й,1-й, 4-й, по порядку следования иэприемника. Суммирование по модулю двас конфигурациями однократных ошибокне дает искомой переданной комбина"ции, так как ошибка двухкратная. Присуммировании с конфигурацией ошибки0110инвертируются второй и третийсимволы, в результате получается искомая комбинация 1,О 01. 11 11 соответствии с этим старшему разряду двоичного числа, поступающего на ком.мутатор 13, присваивается адрес наиболее надежного символа комбинации, а младшему - наименее надежного символа.Сформированная таким образом пос-. ледовательность разрядов в соответст. вии с присвоенными адресами поступает на соответствующие блоки 11 срав О нения, Поступающий на блок 11 сравнения символ 1 вызывает инвертирование соответствующего символа кодовой комбинации, записанной в регистре 8 Символ 0 изменений не вызывает, 15Конфигурации ошибок иэ блока 19 памяти поступают в порядке убывания вероятности возникновения ошибок при полэлементном приеме. Например, наиболее вероятной является конфигура ция ошибки вида 10000. За однократными, как наиболее вероятными, следуют двух-, трех и-кратные конФигурации ошибок, Самая маловероятная конфигурация - 111 1, так как 25 в этом случае предполагается, что неверно приняты все символы. Для четырехразрядного кода конфигурации всех однократных ошибок имеют вид и порядок следования 1000, 0100, 0010, 0001, что вызовет последовательное инвертирование при подаче в регистр 8 соответствующих кодовых символов.После того, как все однократные ошибки исчерпаны, счетчик 18 переключится в нулевое состояние и сигнал о его обнулении поступит на счетчик 22, увеличивая на единицу число, записанное- в этом счетчике.После инвертирования кодовой комбинации, хранящейся в регистре 8, ре 40 зультат инвертирования проверяется на наличие ошибки в декодере 12. При Таким образом, предлагаемое устройство обладает более высокой помехо-,устойчивостью приема сигналов посравнению с известными.1115086 Составитель И.Никуленковактор Е.Папи Техрец А.Ач Корректор М,Шарошн Закаэ 6775/37 130 ент", г.Ужгород, ул.Проектная, 4 Фили Тираж 568НИИПИ Государственног делам иэобретений Москва, Ж, Ра Подписноекомитета СССРоткрытийская наб,д.4/5