Устройство для дельта-демодуляции сигналов

.8)я. Теория1976, с. В.И. Сап и И.Г, П (53) 621 (56) Дел менение.рис. 2.5Автор М 116347 15.07.83 ое свидетельство кл. Н 03 М 3/00,54) УСТРОЙСТ ЦИИ СИГНАЛОВ 57) Изобрете ике и вычисл ДЕЛЬТА-ДЕМОДУЛЯ е относится к ельной техник ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ использование в системах передачиинформации позволяет повысить достоверность передачи. за счет устранения а, искажений сигналов с резкими перепадами уровня. Устройство содержит дваблока оперативной памяти, буферньшрегистр, цифроаналоговый преобразопри- ватель, два коммутатора, синхрониза, тор, формирователь управляющих сигналов, интегратор и фильтр нижних частот, Введение формирователя импульсов, регистра сдвига, трех элементовИ, блока элементов НЕ, элемента ИЛИ,элемента НЕ и счетчика обеспечиваетзамену участка с резким перепадом,искаженного по перегрузке, на вели- тома- чину этого перепада. 1 з.п, ф-лы, Его 4 ил.2921Изобретение относится к автомати. ке и вычислительной технике и может быть использовано в системах передачи информации.Цель изобретения - повышение достоверности передачи за счет устранения искажений сигналов с резкими перепадами уровня.На фиг. 1 приведена структурная схема устройства; на фиг, 2 - форми- О рователь управляющих сигналов; на фиг. 3 - временная диаграмма работы устройства; на фиг. 4 в ,временная диаграмма работы формирователя управляющих сигналов.Устройство для дельта-демодуляции сигналов содержит формирователь 1 импульсов, синхронизатор 2, регистр 3 сдвига, блок 4 элементов НЕ, первый 5 и второй б элементы И, элемент ИЛИ 7, третий элемент И 8, счетчик 9, формирователь О управляющих сигналов (ФУС), первый 1 и второй 12 блоки оперативной памяти, элемент НЕ 13, буферный регистр 14, первый коммутатор 15, цифроаналоговый преобразователь (ЦАП) 16, второй коммутатор 17, интегратор 18 и фильтр 19 нижних частот. Позициями 20-2430 отмечены соответственно первый и второй входы и первые, второй и третьи выходы ФУС 10.Синхронизатор 2 представляет собой высокостабильный генератор импульсов, частота повторения которых равна тактовой частоте входного дельта-демодулированного (ДМ) сигнала.Формирователь 10 управляющих сигналов включает в себя первый выдели- тель 25 переднего фронта, выделитель40 26 заднего фронта, ключи 2-30 с первого по четвертый, адресный счетчик, 31, параллельные регистры 32-35 с первого по четвертый, ключи 36-40 с пятого по девятый, второй 41 и45 третий 42 выделители переднего фронта, элемент 43 сравнения, элемент НЕ 44, первый 45 и второй 46 делители частоты, формирователь 47 импульса по переднему фронту, элемент 4850 задержки на Б- тактов, где Б разрядность регистра 3 сдвига,.первый 49 и второй 50 формирователи импульса по заднему фронту, элемент ИЛИ 51, третий делитель 52 частоты.На фиг. 3 обозначено: О - исходный сигнал, передаваемый с помощью ДМ - сигнала; о - тактовые импульсы с выхода синхронизатора 2; 5 - ДМ - сигнал на выходе формирователя 1;задержанный ДМ-сигнал на входе регистра 3; а - сигнал на выходе эле мента ИЛИ 7; е - сигнал на выходе элемента И 8;,к - напряжение на выхоце ЦАП 16; ), О - сигналы на управляющих входах коммутатора 17; к аппроксимирующий сигнал на выходе интегратора 18; л - выходной сигнал устройства.На фиг. 4 обозначено: д - ДМ - сигнал на выходе формирователя 1 импульсов; 6 - сигнал на выходе элемента ИЛИ 7; о , г - режим работы блоков 11 и 12 оперативной памяти; , Р - сигналы с выходов делителей 45 и 46; с - сигнал с выхода элемента ИЛИ 51;- ДМ - сигнал с выхода регистра. 3 сдвига;- сигнал на выходе коммутатора 15, к - сигнал на выходе элемента 48 задержки; И - сигнал на выходе формирователя 50; м, н - сигналы на выходах выделителей 41 и 42; о - сигнал на выходе делителя 52; п - тактовые импульсы.Устройство для дельта-демодуляции сигналов работает следующим образом,Входной ДМ-сигнал из канала связи поступает на формирователь 1 импульсов, который осуществляет 1 привязку этого сигнала к тактовым импульсам (фиг. 3 Р ), поступающим от синхронизатора 2"Привязанная" В 1-последовательность (фиг, 3 б ) поступает на вход регистра 3 сдвига, в котором с каждым тактом происходит сдвиг информации на один разряд слева направо, Задержанная на Итактов ДМ- последовательность снимается с пос - леднего разряда регистра 3 (фиг.3). На выходе элемента И 5 появляется единица только в том случае, когда все разряды регистра 3 заполнены единицами (для элемента И б наоборот - нулями). Таким образом, на выходе элемента ИЛИ 7 держится единица (фиг, 3) только и то время, когда все разряды регистра 3 заполнены единицами или нулями, Длительность этого сигнала на (И) тактов меньше длительности соответствующей непрерывРной серии единиц ,нулей) Р 1-последовательности, и, следовательно, пропорциональна уровню перепада сигнала (фиг.3 а), передаваемого с помощью ДМ-последовательности.1292186 5 10 5 20 25 30 35 40 Сигнал с выхода элемента ИЛИ 7 поступает на первый вход элемента И 8, на второй вход которого поступа-, ют тактовые импульсы, которые поступают на тактовый вход счетчика 9 только в том случае, когда сигнал на выходе элемента ИЛИ 7 равен единице (фиг.ЗЕ). Счетчик 9 должен начинать свой счет из начального состояния Бс целью устранения разницы по длительности непрерывной серии нулей (единиц) ДМ-последовательности и сигнала на выходе элемента ИЛИ 7. Установка счетчика 9 в начальное состояние Мпроизводится по заднему фронту управляющего сигнала, поступающего с выхода элемента ИЛИ 7. Этйм же фронтом производится параллельная запись содержимого счетчика 9 в регистр 14 до того, как счетчик 9 обнулится. Таким образом в регистре 14 записано число, в точности совпадающее с количеством еди-, ниц (нулей) в непрерывной серии ДМ- последовательности. В знаковый разряд регистра 14 записывается информация о знаке перепада передаваемого сигнала с выхода регистра 3. Переднему фронту передаваемого сигнала соответствует единица, а заднему - нуль. Содержимое регистра 14 (положительное или отрицательное число) параллельным кодом непрерывно поступает на ЦАП 16, с выхода которого снимается постоянное напряжение, по величине соответствующее перепаду передаваемого сигнала (фиг.Зк ). Его переднему фронту соответствует положительное напряжение, а заднему - отрицательное.ДМ-последовательность с выхода регистра 3 одновременно поступает на информационные входы блоков 11 и 2 оперативной памяти. На их адресные входы, соединенные параллельно, поступают адреса с первых выходов 22 ФУС 1 О. На управляющие входы блоков 11 и 12 поступает сигнал управления режимом работы "Запись-считывание" с второго выхода 23 ФУС 10. Этот сигнал поступает на блоки 11 и 12 в противофазе благодаря элементу НЕ 13. Этим же сигналом управляется первый коммутатор 15. Работа блоков 11 и 12 осуществляется в двухтактном режиме, когда в один из них производится запись информации, а иэ другого производится считывание, и наоборот, Коммутатор 15 подключается к тому блоку 11 или 12, с которого производится считывание, Таким образом на выходе коммутатора 5 будет ДМ-последовательность, задержанная относительно входной на время заполнения соответствующего блока памяти.ДМ-последовательность поступает на первый вход второго коммутатора 17, на второй вход которого приходит постоянное напряжение от ЦАП 16. Управление ключом осуществляют сигналы с третьих выходов 24 ФУС 10. Второй коммутатор 17 управляется таким образом (фиг.З), что когда на его первый вход приходит первая единица (нуль) в непрерывной серии единиц (нулей), он соединяет на время одного такта вход интегратора 18 с выходом ЦАП 16. После этого коммутатор 17 отключает вход интегратора 18 до конца непрерывной серии единиц (нулей). В момент окончания непрерывной серии второй коммутатор 17 подключает к входу интегратора 18 выход первого коммутатора 15, и это состояние сохраняется до прихода следующей непрерывной серии единиц (нулей), В силу того, что на первый вход коммутатора 17 приходит задержанная по времени ДМ-последовательность, которая заранее проанализирована регистром 3 и элементами И 5 и 6, всегда точно известно, с какого такта начнется непрерывная серия и сколько тактов она будет длиться. Управляющий сигнал, поступающий на первый вход ФУС 10, "привязан" во времени к непрерывной серии единиц (нулей), проходящей через регистр 3. Этот сигнал преобразуется ФУС 10 в сигна 45 лы управления коммутатором 17, которые "привязаны" к непрерывным сериям единиц (нулей) уже задержанной ДМпоследовательности.Таким образом, в момент начала.передачи перепада передаваемого сигнала к входу интегратора 18 подключа"ется постоянное напряжение, соответствующее этому перепаду. Сигнал навыходе интегратора 18 скачкообразно 55 изменяется на величину этого напря,жения, затем держится постоянным доокончания передачи перепада, так какпервый вход интегратора 18 отключается (фиг, Зк).Выходной сигнал интегратора 18 является сигналом ступенчатой формы и представляет собой копию (аппроксимацию) исходного сигнала на передающей стороне, В результате фильт рации в фильтре 19 аппроксимирующий сигнал превращается в исходный сигнал переданного сообщения (фиг,Зл).ФУС О работает следующим образом. Тактовые импульсы от синхронизатора 2 поступают на вход 20 ФУС 10, откуда проходят на тактовый вход ад,ресного счетчика 31, на выходах которого формируются адреса. Эти адреса поступают параллельным кодом на входы регистров 32-35 и входы элемента 43 сравнения, а также с первых выходов 22 ФУС 10 на адресные входы блоков 11 и 12 оперативной памяти.20Импульсы окончания счета поступа-ют с адресного счетчика 3 на делитель 52, на выходе которого Формируется сигнал (фиг. 4 о) управления ключами 27-30 и 38-40, поступающий так же с второго выхода 23 ФУС 10 на управляющие входы блоков 11 и 2, Для нормальной работы устройства у адресного счетчика 31 должно быть исключено нулевое состояние выходов, 30 а число его рабочих состояний должно соответствовать емкости блоков "11 и 12 (с учетом того, что в ячейку блока 11 или 12 с нулевым адресом инФормация не записывается). Управляющий сигнал с выхода элемента ИЛИ 7 поступает на вход 21 ФУС О и проходит на выделители 25 и 26, которые вырабатывают короткие импульсы из Фронтов. В регистры 32-35 записывают ся адреса, по времени соответствующие переднему и заднему фронтам уп равляющего сигнала с выхода элемента ИЛИ 7, лричем в регистры 32 и 34 записываются адреса, соответствующие 45 переднему фронту, а в регистры 33 и 35 - заднему фронту.Запись в регистры 32 и 33 осуществляется в 1 о время, когда идет запись в блок 11, а запись в регистры 34 и 35 в то время, когда идет запись в блок 12. Таким образом, регистры32 и 33 "привязаны" по времени кблоку 11, а регистры 34 и 35 - кблоку 12, Зайись в регистры 32-35осуществляется по переднему Фронту укороченных импульсов, поступающих с выходов выделителей 25 и 26, Управление ключами 27-30 осуществляется таким образом, что в течение временизапчси в блок 11 выходы выделителей25 и 26 соединены с соответствующимивходами регистров 32 и 33, а входырегистров 34 и 35 подклгочены на "землю", В течение времени записи в блок12 выходы выделителей 25 и 26 соединены с соответствующими входами регистров 34 и 35, а входы регистров32 и 33 подключены на "землю". Выходы регистров 32-35 через ключи 36,37 и 40 могут подключаться на первуюгруппу входов элемента 43, на вторую группу входов которого поступают адреса со счетчика 3. На выходеэпемента 43 сравнения появляется едишща только в тогл случае, когда совпадает информация на обеих группахвходов. С выхода элемента 43 сравнения сигнал совпадения поступает наделитель 45, с выхода которого снимается сигнал (фиг.4), управляющийключами 36 и 37, причем во времясчитывания из блока 11 к входам элемента 43 сравнения подключаготся выхоцы ключа 36, а во время считыванияиз блока 12 - выходы ключа 37. Клгоч36 осуществляет попеременное подключение выходов регистров 32 или 33(а ключ 37 - выходов регистров 34или 35) к группе входов ключа 40,Допустим, что в исходном состоянии выходы клк)чей 36 и 37 соединены соответственно с выходами регистров 32 и 34. Адрес, соответствующий переднему фронту выходного сигнала регистра 3, записан также в регистры 32 или 34, после этого при считывании происходит совпадение адресов, поступающих с выхода счетчика 31 и с выходов регистров 32 или 34, В момент совпадения появляется импульс на выходе элемента 43 сравнения, соответственно изменяется сигнал на выходе делителя 45 (фиг.4 у), и, следовательно, ключи 36 и 37 подключают свои выходы к выходам регистров 33 и 35. В эти регистры записывается адрес, соответствующий заднему фронту выходного сигнала регистра 3, При считывании происходит совпадение этого адреса с текущим адресом на выходе счетчика 31 и соответственно изменяется управляющий сигнал на выходе делителя 45 (Фиг.4). Следовательно, ключи 36 и 37 подключаются1 снова к выходам регистров 32 и 34. Сигнал с,выхода делителя 45 поступа 7 12921 ет на элемент 48 задержки на Бтак- тов, с выхода которого сигнал (Фиг;4 к ) поступает на формирователь 50 импульса по заднему Фронту, С выхода Формирователя 50 снимается сигнал (фиг.4) управления на коммутатор 17. С выхода делителя 45 сигнал поступает на делитель 4 б, сигнал с выхода которого (фиг.4 е ) поступает на входы Формирователей 47 и 49 10 импульсов по переднему и заднему Фронтам. Их выходы объединены на элементе ИЛИ 51, с выхода которого снимается управляющий сигнал на коммутатор 17 (фиг. 4 ж). 15Для того, чтобы исключить возможность ложного срабатывания элемента 43 сравнения, регистры 32-35 необходимо обнулять сразу после того, как произошло совпадение текущего 20 адреса, поступающего с выходов счетчика 31, с адресом, записанным в регистрах 32-35. Для этого служат выделители 41 и 42 переднего фронта, которые преобразуют соответственно передний и задний Фронты (так как наэлементе НЕ 44 происходит инвертирование) управляющего сигнала с выхода делителя 45 в короткие импульсы(Фиг, 4 м,н). Ключи 38 и 39 служатдля коммутации выходов выделителей41 и 42 на входы обнуления регистров32-35. Управление ключами 38 и 39осуществляется управляющим сигналомс выхода делителя 52 (фиг. 4 о ) 35таким образом, что во время считывания с блока 11 выходы выделителей41 и 42 подключены к соответствующимвходам обнуления регистров 32 и 33,а во время считывания с блока 12 - фк входам обнуления регистров 34 и 35.Таким образом, при передаче сигналов с резкими перепадами уровня(например, телевизионных) в результате коррекции аппроксимирующего сиг- ф 5нала путем вырезания его искаженныхучастков (затянутых фронтов) и подстановки вместо них постоянного уровня напряжения, соответствующего величине перепада передаваемого сигнала, время установления сокращаетсяпрактически до одного тактового интервала,формула из обретения 551. Устройство для дельта-демодуляции сигналов, содержащее синхронизатор, выход которого соединен с пер 86вым входом формирователя управляющих сигналов, первые, второй и третьи выходы которого подключены соответственно к адресным входам первого блока оперативной памяти, управляющему входу первого коммутатора и управляющим входам второго коммутатора, информационные входы блоков оперативнои памяти объединены, выходы соединены с соответствующими информационными входами первого коммутатора, выход которого соединен с первым входом второго коммутатора, буферный регистр, выходы которого подключены к соответствующим входам цифроаналогового преобразователя, выход которого соединен с вторым информационным входом второго коммутатора, выходкоторого подключен к информационному входу интегратора, выход которого через Фильтр нижних частот соединен с выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности передачи за счет устранения искажений сигналов с резкими перепадами уровня, в него введены регистр сдвига, элементы И, элемент ИЛИ, элемент НЕ, группа элементов НЕ, счетчик и Формирователь импульсов, выход которого соединен с информационным входом регистра сдвига, первый ;выход которого подключен к информационным входам блоков оперативной памяти и входу знакового разряда буФерного регистра, вторые выходы регистра сдвига подключены к соответствующим входам первого элемента И и через соответствующие элементы НЕ группы к входам второго элемента И, выходы первого и второго элементов И соединены с соответствующими входами элемента ИЛИ, выход которого подключен к второму входу Формирователя управляющих сигналов и первому .входу третьего элемента И, выход ко" торого подключен к счетному входу счетчика, выходы которого соединеныг" ,с соответствующими ппформационными входами буферного рег:стра, вход разрешения записи которого объединен с вторым входом третьего элемента И, установочпым входом счетчика, тактовыми входами Формирователя импульсов, регистра сдвига и интегратора и подключен к выходу синхронизатора, первые выходы Формирователя управляющих сигналов подключены к адресным вхо 292186 10ключ, первый и второй выходы которого соединены с входами обнулениясоответственно первого и третьегопараллельных регистров, восьмой ключ,первый и второй выходы которого соединены с входами обнуления соответственно второго и четвертого параллельных регистров, выходы пятого ишестого ключей соединены соответственно с первыми и вторыми входамидевятого ключа, выходы которого подключены к соответствующим вторымвходам элемента сравнения, выход ко- .торого через первый делитель частоты соединен с управляющими входамипятого и шестого ключей, входами второго делителя частоты, информационнымвходом элемента задержки на И- тактов, входами эпемента НЕ и второговыделителя переднего фронта, выходкоторого соединен с информационнымвходом седьмого ключа, выход элемента НЕ подключен к входу третьего выделителя переднего фронта, выход которого соединен с информационнымвходом восьмого ключа, второй выходадресного счетчика соединен с входомтретьего делителя частоты, выход которого подключен к управляющим входам ключей с первого по четвертыйи с седьмого по девятый и являетсявторым выходом формирователя управляющих сигналов, выход второго делителя частоты соединен с входами формирователя импульса по переднемуФронту и первого формирователя импульса по заднему фронту, выходы которых подключены к соответствующимвходам элемента ИЛИ, выход элементазадержки на И- тактов соединен свходом второго формирователя импульса по заднему фронту, выход которогои выход элемента ИЛИ являются третьими выходами Формирователя управляющих сигналов,дам второго блока оперативной памяти, второй выход формирователя управляющих сигналов соединен с управляющим входом второго блока оперативной памяти и через элемент НЕ с управляющим входом первого блока оперативной памяти, информационный вход формирователя импульсов является информационным входом устройства.2. Устройство по п.1, о т л и ч а- О ю щ е е с я тем, что формирователь управляющих сигналов включает в себя ,адресный счетчик, первые выходы которого подключены к соответствующим информационным входам параллельных регистров с первого по четвертый, соответствующим первым входам элемента сравнения, и являются соответствующими первыми выходами Формирователя управляющих сигналов, тактовый вход адресного счетчика объединен с управляющим входом элемента задержки на И- тактов и является первым входом формирователя управля 25 ющих сигналов, первый выделитель переднего Фронта и выделитель заднего фронта, входы которых объединены и являются вторым входом формирователя управляющих сигналов, выходы подключены к первым входам соответственно первого, второго, третьего и четвертого ключей, вторые входы которых объединены и подключены к шине нулевого потенциала, выходы первого, третьего, второго и четвертого клю- З 5 чей соединены с входами разрешения записи параллельных регистров соответственно с первого по четвертый, выходы первого и второго параллельных регистров подключены соответ ственно к первым и вторым входам пя, того ключа, выходы третьего и четвер. того параллельных регистров подключены соответственно к первым и вторым входам шестого ключа, седьмой129218 б пись К ставитель О. Ревинскийхред И.Попович едактор Н. Тупица орректор А. Ильи Заказ 286/58 одписно 4/5 к зводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,д е Тираж 902 ВНИИПИ Государственног по делам изобретений 13035, Москва, Ж, Р