Вычислительное устройство

/38 ИСАНИЕ ИЗОБРЕТЕНОРСИОМ,Ф СВИДЕТЕЛЬСТВУ ЬНОЕ УСТРОЙСТВО е относится к т к арифметическ(57) Изобретесвязи, а именн ни им устго проано в слителя сигнальноет быть использов оиствам вычи цессора,и мо демодуляторах темы передачи и сисации для многоканальн дискретной инфор гональными синус альзаимно орт СУДАРСТНЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССР987621, кл. С 06 Р 7/52, 1981.Авторское свидетельство СССР885994, кл, С 06 Г 7/38, 1979,ными сигналами и фазоразностной модуляцией. Целью изобретения является расширение функциональных возможностей за счет выполнения операций извлечения квадратного корня из суммы квадратов, умножения с усреднением и поиска минимального числа. Поставленная цель достигается тем, что вычислительное устройство, содержашее умножитель, сумматор, два сдвигателя, преобразователь дополнительного кода в прямой код, схему сравнения, пять регистров, три коммутатора и блок микропрограммного управления, содержит блок выделения старшего значащего разряда, шифратор коэффициен- а та и коммутаторы с четвертого по восьмой с соответствующими связями. 12 ил.12806 11 У 19= у 1,у 2,у 4,у 14,у 17,у 20,у 21,у 22,У 20= у 1,у 2,у 4,у 5,у 11,у 13,у 25,У 21= У 22= У 23= У 24= Сигналы У 1-У 27 управляют выполнением следующих действий У 1 - запись в Р 1;У 2 - к 7: - входному числу,УЗ - к 7: = к 22,У 5 - к 19: = К 18(1),Уб - к 19; =. Р, 4У 7 - к 19: = Бл 11;У 8 - Р,4: = К 21,У 9 - к 21: = Ш 8,У 10 - к 21: = УМН 10У 11 - к 20: = К 18(2)У 12 - к 20: = ПР 9;У 13 - РЗ: = УМН 10;У 14 - к 16: = К 18(2);У 15 - к 16: = РЗУ 16 - к 17: = к 18 (1) ,У 17 - к 17: = СР 13;У 18 - К 17: = С 014;У 19 - к 22: = Р 3;У 20 " к 22: .= СМ 12;У 21 - Р 5; = к 22; 0 - прямой код,"1 - обратный код, О - прямой код,1 - обратный код,У 23 - У 24 Изобретение относится к технике связи, а именно к арифметическим устройствам вычислителя сигнального процессора и может быть использовано в демодуляторе для многоканальной системы передачи дискретной информацииЦель изобретения - расширение функциональных возможностей путем выполнения операций извлечения квадратного корня иэ суммы квадратов, ум- Ю ножения с усреднением и поиска минимального числа.На фиг. 1 изображена схема вычислительного устройства, на фиг, 2 - схема блока микропрограммного управ ления, на фиг, 3 - схема шифратора коэффициента; на фиг. 4 - диаграмма алгоритма операции деления, на фиг.5 - диаграмма алгоритма операции извлечения корня квадратного из суммы квадратов; на фиг. б и 7 - диаграммы алгоритмов операций усредненияф на фиг. 8 - диаграмма алгоритма операции умножения с усреднением, на фиг. 9 - диаграмма алгоритма опера 25 ции умножения, на фиг. 10 - диаграмма алгоритма операции сложения; на фиг. 11 - диаграмма алгоритма операции вычитания; на фиг, 12 - диаграмма алгоритма операции поиска мини- ЗО мального числа,Вычислительное устройство (фиг, 1) содержит регистры 1-5, схему б сравнения, коммутатор 7, шифратор 8 коэффициента, преобразователь 9 дополнительного кода в прямой код, умножитель 10, блок 11 выделения старшего значащего разряда, сумматор 12, сдвигатели 13 и 14, блок 15 микропрограм много управления, коммутаторы 16-22.Блок 15 микропрограммного управления (фиг. 2) содержит узел 23 памяти микрокоманд, дешифратор 24 микроопераций, узел 25 формирования ад реса, счетчик 26 адреса,Шифратор 8 коэффчциента (фиг. 3) содержит элементы И 27 и 28.В диаграммах алгоритмов (фиг, 4- 50 12) использованы следующие обозначения. Сигналы У 1-У 24 представляют сособой последовательность выполнения микроопераций у 1-у 27 на выходах блока 15 микропрограммного управления: 55 У 1 = у 7, у 11, у 13, У 22,У 2 = у 7,у 8,у 10,у 12,у 15,у 22,у 25,у 26, УЗ = уб,у 11,у 13,у 22,У 4 = У 5 Уб У 7 У 8 У 9 У 10= У 11= У 12= У 13= У 14= У 15= У 16= У 17= У 18= губ,у 8,У 10,у 12 у 15 у 25,у 26,у 1,у 2,у 4,уб,у 11,у 13,у 19,у 21,у 25, .у 7,у 11,у 13,у 27,у 7, у 8,у 10, у 12, у 15,у 25,у 26,у 27уб,у 11,у 13,у 27,уб,у 8,у 9,у 11,у 22,уб,у 8,у 9,у 11,уб,у 11,у 13;у 1, у 2, у 4, у 15, у 20,У 21, у 22, у 25,У 1, у 2, у 4, у 15, у 20, у 21;у 14, у 16, у 20, у 21, у 22, у 23,у 1, у 2, у 4, у 14, у 17,у 20, у 21, у 22,у 23;у 1,у 2,у 4,у 14,у 18,у 20,у 21,у 22,у 23;у 1 у 5 у 11,у 13,у 15,у 1 б,у 20,у 21,у 23 у 19,у 21;у 1, у 2, у 4, у 14, у 16, у 20, у 21,у 23,у 24;у 1,у 2,у 4,у 14,у 1 б,у 20,у 21,у 24; у 1,уЗ,У 4,у 16,у 20,у 21,у 27. И (к 18(1) Р 1,к 18(2) Р, 2), 3.1 - (к 18 (2): =Р 1,к 18(1); =Р, 2);1 0 - прямой код;1 - обратный код; У 26 -"+1" в младший разряд СМ 12;5 0 - управление коммутатором 18 с блока 15(у 22); 1 - управление коммутатором 18. со схемы 6 сравнения. ЮУ 27 -Коммутатор 18 выполнен на мультиплексорах. Его схема управления рабо- тает в трех режимах: режим, когда большее число направляется на второй выход, а меньшее - на первый выход 15 и режим, когда выход регистра 1 подключается на первый выход, а выход регистра 2 одновременно подключается на второй выход и наоборот.Сдвигатели 13 и 14 выполняют соот ветственно сдвиг на шесть и десять разрядов вправо, шифратор 8 коэффициента (фиг. 3) является трехразрядным и служит для нахождения коэффициента в операции извлечения корня квадратного из суммы квадратов.В блок 15 микропрограммного управления (фиг. 2) записаны микропрограммы, алгоритмы которых представлены на фиг, 4-12.Перед началом работы счетчик 26 обнуляется и по его значению считывается из узла 23 памяти первая микрокоманда. Содержащийся в ней код дешифрует дешифратор 24 и вырабатывает 35 сигналы У 1-У 27. Происходит увеличение содержимого счетчика 26 Далее описанный процесс повторяется, В случае ветвления по условиям используется узел 25 формирования адреса. 40Блок 11 определяет первый ненулевой разряд выходного числа.Вычислительное устройство обеспечивает выполнение одиннадцати арифметико-логических операций. При пос туплении на вход вычислителя числа предварительно масштабируются.Операция деления (фиг, 4) выполняется следующим образом.50Делитель К и делимое Е записывают ся в регистры 1 и 2 соответственно, Находится обратная величина делителя. За первый машинный такт на вход блока 11 и на первый вход умножителя 10 коммутатор 18 подключает выход регистра 1, т.е. делитель, С выхода блока 11 число 2 поступает перекрестным с передачейна второй вход умножителя 10, и результат умножения (К 2 ) записывается в регистр 3. За второймашинный такт содержимое регистра 3поступает на сумматор 12 в обратномкоде, в младший разряд которого подается единица. С выхода сумматора 12через преобразователь 9 результатпоступает в прямом коде на первыйвход умножителя 10, на второй входкоторого поступает через блок 11 делитель. В регистр 4 с выхода умножителя 10 записывается величина первойитерации. Вторая и третья итерациивыполняются также за два машинныхтакта каждая, причем блок 11 в операции больше не участвует, а значенияитерации запоминаются на регистре 4.Затем за седьмой машинный такт производится умножение (Е 1/К), причемна первый вход умножителя 10 черезкоммутатор 18 поступает величина делимого, а на второй вход умножителя10 с регистра 4 - величина 1 Я. Свыхода умножителя 10 результат поступает на регистр 3, с выхода которогоон поступает на регистр 5 для считывания на выход устройства. Операция извлечения корня квадратного из суммы квадратов двух чисел Б+И (Фиг. Б) производится методом линейной итерполяции выражения двучленом Б + КМ, где Б и М больше и меньше числа.В качестве К берутся три, сдвинутых вправо на один разряд, старших разряда после запятой отношения М/Б. Для уменьшения погрешности К = = 0;0111 заменяется на число 0,0110.При этом по результату сравнения двух чисел, хранящихся на регистрах 1 и 2, выполняемому схемой 6 сравнения, коммутатор 18 передает большее число на второй выход, а меньшее на первый. Затем вычисляется величина 1/Б путем нахождения трех итераций с записью результата в регистр 4. Время выполнения - шесть машинных тактов. В седьмом машинном такте коммутатор 18 передает меньшее число на свой второй выход, которое поступает на первый вход умно- жителя 10, а на его второй вход с регистра 4 поступает величина 1/Б. С выхода умножителя произведение поступает на шифратор 8, выполняющий операцию нахождения коэффициента К, числовое значение которого записывается в регистр 4. В восьмом машинключает выход регистра 1 на одинвход, а выход регистра 2 - на другойвход умножителя 10. Произведение свыхода умножителя поступает на регистр 3, На регистр 1 поступает числос За второй машинный такт с регистра 3 на один .вход сумматора 12в прямом коде поступает величина(21 Н), а на другой вход сумматора 12с регистра 1 через коммутатор 18 поступает число ь .,в обратном коде, нрезультат записывается в регистр 5,За третий машинный такт с выходарегистра 5 результат через сдвигатель 13 подается на один вход сумматора 12, а на его другой вход с регистра 1 через коммутатор 18 подается с. С вьгхода сумматора 12 полученное значение записывается в регистр 5 для считывания на выход устройства.Операция умножения двух чисел(фиг, 9) производится за один машинный такт следующим образом,На регистры 1 и 2 предварительнозаписываются сомножители. Число свыхода регистра 1 поступает черезкоммутатор 18 на один вход умножителя 10, а на его другой вход поступает число с регистра 2, С выхода умножителя результат записывается в регистр 3 и далее в регистр 5 для считывания на выход устройства,Операция сложения двух чисел(фиг. 10) производится за один машинный такт следующим образом.На регистры 1 и 2 предварительнозаписываются слагаемые. Слагаемое свыхода регистра 1 поступает через коммутатор 18 на один вход сумматора 12,на другой вход которого с выхода регистра 2 через коммутатор 18 поступает второе слагаемое. С выхода сумматора 12 результат записывается врегистр 5 для считывания на выходустройства. ном такте меньшее число М поступает на первый вход умножителя 10, а на его второй вход поступает с регистра 4 число К. Затем с выхода умножителя 10 произведение поступает на регистр 3, В девятом машинном такте содержимое регистра 3 поступает на второй вход сумматора 12, а на первый его вход поступает большее число Б. 10С выхода сумматора 12 результат извлечения корня квадратного из суммы квадратов поступает на регистр 5 и далее на выход устройства. Операция усреднения вида15 где с - предыдущая усредненная величина;х - новое текущее число,выполйяется за два машинных такта(фиг. 6) следующим образом.25Числа с и х записываются соотг 11ветственно на регистры 1 и 2. За первый машинный такт коммутатор 18 подключает выход регистра 2 на одинвход сумматора 12 в прямом коде, ачисло Ы. в обратном коде на другойвход сумматора 12, и с выхода сумматора разность записывается в регистр 5. За второй машинный такт полученная разность с выхода регистра5 подается на сдвигатель 13, с выхода которого результат подается насумматор 12, где скалывается счислом, поступившим с регистра 1.С выхсда сумматора 12 результат записывается в регистр 5 и поступаетзатем на выход устройства,Операция усреднения 45 50 55 выполняется следующим образом (фиг.8).,Числа Е и Н предварительно запи сываются на регистры 1 и 2. За первый машинный такт коммутатор 18 под выполняется аналогично предыдущей,но вместо сдвигателя 13 во второмтакте подключается сдвигатель 14,+ 26 Операция вычитания двух чисел (фиг. 11) производится за один машинный такт следующим образом.В регистр 1 предварительно записывается уменьшаемое число, а в регистр 2 - вычитаемое. С выхода регистра 1 число в прямом коде поступает на вход коммутатора 18 и затем с его выхода - на один вход сумматора 12. С выхода регистра 2 число в обратном коде поступает на вход коммутатора 18 и с его выхода - на дру 1280611гой вход сумматора 12, С выхода сумматора величина разности записывается в регистр 5 для считывания на выход устройства.Операция сравнения двух чисел на большее-меньшее производится за один машинный такт следующим образом,На регистры 1 и 2 предварительно записываются числа Е и К . С выхода регистра 1 число поступает на 1 О один вход схемы 6 сравнения, а на ее другой вход поступает число с регистра 2. Если на первом выходе схемы 6 сравнения появляется уровень, соответствующий логической единице, 15 то число Е меньше числа К.Операция поиска минимального числа из ряда чисел (фиг. 12) производится следующим образом.На регистры 1 и 2 предварительно 20 записываются два числа. Затем производится операция на большее-меньшее, в результате которого схема 6 срав. нения управляет коммутатором 18 таким образом, что на первый выход всегда передается меньшее число, а (на второй . - большее. Меньшее число поступает на один вход сумматора 12, а на втором его входе приложены нули во всех разрядах, в результате З 0 чего меньшее число записывается в регистры 2 и 5, Новое число поступает на регистр 1, и производится операция сравнения его на большее-меньшее с числом, записанным в регистре 35 2. Таким образом, процесс нахождения меньшего числа повторяется, в результате которого меньшее число всегда записывается в регистр 5 и может быть считано на выходе устройства. 40Операция сравнения двух чисел наравно производится за один машинный такт следующим образом,На регистры 1 и 2 предварительнозаписываются числа Е и К. С выхода регистра 1 число поступает на один вход схемы 6 сравнения, а на ее другой вход поступает число с регистра 2. Если на втором выходе схемы 6 сравнения появится уровень логической единицы, то числа равны.Формула изобретения55Вычислительное устройство, содержащее умножитель, сумматор, два сдвигателя, преобразователь дополнительного кода в прямой код, схему сравнения, пять регистров, три коммутатора и блок микропрограммного управления, причем первый и второй информационные входы устройства соединенысоответственно с информационными входами первого регистра и с первым информационным входом первого коммутатора, выход которого соединен с информационным входом второго регистра,выходы чМеньше" и "Равно" схемы сравнения соединены соответственно с первым и вторым входами логических условий блока микропрограммного управления, тактовый вход которого соединенс тактовым входом устройства, выходумножителя соединен с информационнымвходом третьего регистра, выход которого соединен с первым информационнымвходом второго коммутатора, выходпервого сдвигателя соединен с первыминформационным входом третьего коммутатора, выход которого и выход второго коммутатора соединены соответственно с входами первого и второгослагаемых сумматора, выход которогосоединен с входом преобразователя дополнительного кода в прямой код, выходы с первого по двенадцатый блокамикропрограммного управления сое,чинены соответственчо с входом разрешения приема первого регистра, первым и вторым управляющими входамипервого коммутатора, входов разрешения приема второго регистра, входомразрешения приема третьего регистра,первым и вторым управляющими входамивторого коммутатора, первым, вторыми третьим управляющими входами третьего коммутатора, входами разрешения приема четвертого и пятого регистров, о т л и ч а ю щ е е с ятем, что, с целью расширения функцио.нальных возможностей путем выполнения операций извлечения квадратногокорня из суммы квадратов, умноженияс усреднением и поиска минимальногочисла, оно содержит блок выделениястаршего значащего разряда, шифраторкоэффициента и коммутаторы с четвертого по восьмой, причем выходы первого и второго регистров соединенысоответственно с первым и вторым в:.одами схемы сравнения, выход Меньшекоторой соединен с первым управляющим входом четвертого коммутатора,первый и второй информационные входыкоторого соединены соответственно свыходами первого и второго регистров,первый выход четвертого коммутаторасоединен с первым информационным входом пятого коммутатора и с вторыминформационным входом третьего коммутатора, третий информационный входкоторого соединен с выходом второгосдвигателя,информационнь:й вход которого соединен с информационным входом первого сдвигателя, с выходом пятого регистра и является информационным выходом устройства, второй выход Ючетвертого коммутатора соединен свторым информационным входом второгокоммутатора, с первым информационнымвходом шестого коммутатора и с входом блока выделения старшего значащего разряда, разряды выхода которогоперекрестно соединены с разрядамивторого информационного входа пято"го коммутатора, третий информационный вход которого соединен с выходом 2 Очетвертого регистра, информационныйвход которого соединен с выходомседьмого коммутатора, первый информационный вход которого соединен свыходом шифратора коэффициента, входкоторого соединен с вторым информационным входом седьмого коммутатораи с выходом умножителя, входы первого и второго сомножителей которогосоединены соответственно с выходами ЗО шестого и пятого коммутаторов, выходпреобразователя дополнительного кодав прямой соединен с вторым информационным входом шестого коммутатора,выходы третьего регистра и.сумматора соединены соответственно с первыми вторым информационными входамивосьмого коммутатора, выход которогосоединен с информационным входом пятого регистра и с вторым информационным входом первого коммутатора, выходы с тринадцатого по двадцать седьмой блока микропрограммного управления соединены соответственно спервым, вторым и третьим управляющимвходами пятого коммутатора, первыми вторым управляющими входами седьмо-.го коммутатора, .первым и вторым управляющими входами шестого коммутатора, первым и вторым упрагляющимивходами восьмо.го коммутатора, вторыми третьим управляющими входами четвертого коммутатора, входом разрешения выдачи первого регистра, входомразрешения выдачи второго регистра,входом разрешения выдачи третьегорегистра и входом переноса сумматора, первый и второй выходы схемы сравнения являются соответственно первым ивторым сигнальными выходами устройства1280611 Составитель А.КлюевРедактор Е.Копча Техред Д.Олейник Коррек В.Бутяга роизводственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 аказ 067/54 Тираж 67 ВНИИПИ Государственного по делам изобретений и 3035, Москва, Ж, Ра